#vhdl — Public Fediverse posts

Maybe you'll be my new boss? Come work for #Shure doing #FPGA #modem development in our #Wireless lab.

I've been here 20 years. It's not bad. Ask me anything.

https://careersus-shure.icims.com/jobs/4766/engineer-staff-managing%2c-fpga/job?mode=view

Put down my name and I'll get a referral bonus.

#engineering #management #python #verilog #vhdl #proaudio #job #jobs #getfedihired #fedijobs #jobsearch #fedihire #illinois #chicago #askmeanything

Повышение эффективности образования методом «Безумного Макса», в применении для хардвера высокоскоростных вычислений

Когда студент устраивается на работу в электронную компанию, очень здорово, если он уже умеет строить одну и ту же электронную схему разными способами, в зависимости от требований пропускной способности, максимальной тактовой частоты, размера и энергопотребления. Как натренировать такое умение? Для новых домашних работ в программе Школы Синтеза Цифровых Схем мы решили разодрать на блоки реальный процессор и дать студентам задачу собирать разные специализированные вычислительные устройства из этих блоков, примерно как герои фильма "Безумный Макс: Дорога ярости" собирали свои боевые драндулеты из частей реальных автомобилей. В качестве первой жертвы мы выбрали ...

https://habr.com/ru/articles/862734/

#Verilog #VHDL #микроархитектура #riscv #FPU #ieee754 #SystemVerilog #школа_синтеза_цифровых_схем #openhwgroup #образование

СДВИГОВЫЙ РЕГИСТР ИЛИ ТО, О ЧЕМ НЕ РАССКАЖУТ В СТАТЬЯХ ДЛЯ НАЧИНАЮЩИХ :: АТРИБУТЫ СИНТЕЗА

Сдвиговый регистр – это одна из наиболее часто применяемых конструкций в проектах на ПЛИС. Сегодня мы уделим внимание тому, как можно и нужно писать VHDL и Verilog код для сдвиговых регистров, но при этом, чтобы синтезатор понял, что мы хотим реализовать сдвиговый регистр из нескольких триггеров или же задействовать для его реализации специальные ресурсы, такие как SRL регистры. Мы разберем случаи, в которых надо и не надо использовать аппаратные сдвиговые регистры, разберем тонкие моменты их имплементации. Мы затронем пересечение тактовых доменов и увидим, что в некоторых случаях правильно описанный сдвиговый регистр может стать причиной некорректного поведения схемы. read_enable: in std_logic;

https://habr.com/ru/articles/861926/

#fpga #shift_register #плис #синтез #vhdl #verilog

СДВИГОВЫЙ РЕГИСТР ИЛИ ТО, О ЧЕМ НЕ РАССКАЖУТ В СТАТЬЯХ ДЛЯ НАЧИНАЮЩИХ :: АТРИБУТЫ СИНТЕЗА

Сдвиговый регистр – это одна из наиболее часто применяемых конструкций в проектах на ПЛИС. Сегодня мы уделим внимание тому, как можно и нужно писать VHDL и Verilog код для сдвиговых регистров, но при этом, чтобы синтезатор понял, что мы хотим реализовать сдвиговый регистр из нескольких триггеров или же задействовать для его реализации специальные ресурсы, такие как SRL регистры. Мы разберем случаи, в которых надо и не надо использовать аппаратные сдвиговые регистры, разберем тонкие моменты их имплементации. Мы затронем пересечение тактовых доменов и увидим, что в некоторых случаях правильно описанный сдвиговый регистр может стать причиной некорректного поведения схемы. read_enable: in std_logic;

https://habr.com/ru/articles/861926/

#fpga #shift_register #плис #синтез #vhdl #verilog

СДВИГОВЫЙ РЕГИСТР ИЛИ ТО, О ЧЕМ НЕ РАССКАЖУТ В СТАТЬЯХ ДЛЯ НАЧИНАЮЩИХ :: АТРИБУТЫ СИНТЕЗА

Сдвиговый регистр – это одна из наиболее часто применяемых конструкций в проектах на ПЛИС. Сегодня мы уделим внимание тому, как можно и нужно писать VHDL и Verilog код для сдвиговых регистров, но при этом, чтобы синтезатор понял, что мы хотим реализовать сдвиговый регистр из нескольких триггеров или же задействовать для его реализации специальные ресурсы, такие как SRL регистры. Мы разберем случаи, в которых надо и не надо использовать аппаратные сдвиговые регистры, разберем тонкие моменты их имплементации. Мы затронем пересечение тактовых доменов и увидим, что в некоторых случаях правильно описанный сдвиговый регистр может стать причиной некорректного поведения схемы. read_enable: in std_logic;

https://habr.com/ru/articles/861926/

#fpga #shift_register #плис #синтез #vhdl #verilog

I'm a bit surprised that Niklaus Wirth et al would use Verillog instead of VHDL to implement Oberon RISC5.

Is anyone well-versed enough to try to bring some light on this topic?

I don't have a preference, but with VHDL being so closely related, at least in style, to the Wirth family of languages, it seems at least somewhat interesting that he would choose the language that is less similar to his own.

#FPGA #Wirth #NiklausWirth #Oberon #RISC5 #Algol #Pascal #Modula #VHDL #Verilog

Always interesting to learn a new tool. We'd picked up on UVVM (Universal VHDL Verification Methodology) library from some Aldec online seminars and were impressed with their breadth of library functions. I took it upon myself to use a block I've used a few places, an asynchronous FIFO, thinking it would be a great object to test as it was working well. I had designed it to have an Avalon Streaming style interface for in and out.

Well I got it verified but along the way discovered that the Avalon Streaming self-imposed requirement wasn't verifiable, and it involved going down a rabbithole on simulation/synthesis behavior mismatch, inferring block RAM with first word fall through in VHDL and Verilog, and more. Definitely an eye-opening effort!

I have it spiffed up quite nicely, now just have to check places where it was used -- those places I probably designed around my own flaws. Good library!!

#vhdl #verilog #fpga #uvvm #aldec #avalon

Getting closer to a real #gnuradio and #vhdl co-simulation. Required a more elaborate simulation invocation than I usually use, and now just getting a (hopefully) final error about SCEMI not finding the right ports.

So very close.

#sdr #fpga #aldec #riviera

Successfully got the #gnuradio and #aldec #riviera-pro interface working for their sample demonstration. Now have to tear it apart and try to figure out the best way to get it to work with an actual project that delivers something useful!

#fpga #vhdl #sdr

Aha! With #Aldec help, I've got Riviera-PRO running in Linux (Windows + WSL). I've got #gnuradio doing a Mode A transmission. I just need the final piece to connect the two and then I've got full cosimulation!

#sdr #fpga #vhdl

Well appears as if there's no concept of time in #gnuradio. Everything is sample based. It's understandable but means the first helper module I think I will need to write is a sample counter though to provide other modules with a concept of time.

#fpga #aldec #vhdl #riviera-pro

@Tathar Well, for avionics test, I do signal receipt and correlation and demodulation, then the other side modulation and transmission in #VHDL. However that's not what's making me walk through gnuradio. Apparently #Aldec has a block that lets you use #gnuradio in co-simulation with #Riviera-PRO. If I have an easier to work with signal generation or signal analysis tool, it would aid verification.

I've written signal toolbox stuff in VHDL for simulation, but I'll be honest, it's a pain in the ass to work with: tedious to construct and a pain in the ass to modify (depending on what you want.). There's a possibility gnuradio is easier (though also a possibility it is not. I've not yet got through a tutorial that actually gave me a sense of how the tool deals with time. I think it probably doesn't which means if I need a particular timing I will be sample counting and it'll make it anchored to sample rate when it'd just be nicer to wait X microseconds and then modulate.)

Progressing further through the #gnuradio tutorials. I'm not sure I"m yet to the point of knowing how to apply time based modulation to the signals, but possibly getting closer.

#sdr #fpga #aldec #riviera #vhdl

Playing around with GNU Radio, a software suite I had no idea existed until the other day. Apparently there's also (when I get more proficient with it) a way to pipe the output of this into Riviera-PRO for FPGA simulation. I have LONG wanted a better signal generation sandbox for verification and this could potentially be very neat. Just a lot of baby steps to learn it, it's a beast of a software and I need to be able to write modulation schemes for SIF, Mode S, et al

#sdr #vhdl #fpga #avionics #aldec #simulation