#systemverilog — Public Fediverse posts

РАЗРАБОТКА ПАРАМЕТРИЗИРУЕМОГО МОДУЛЯ CORDIC-АЛГОРИТМА НА SYSTEM VERILOG

В далеком 2011 году автором была опубликована статья «Реализация CORDIC-алгоритма на ПЛИС» [1]. В той статье приводится сначала математическое описание алгоритма, его суть. Показан пример расчета поворота вектора на плоскости сначала «на бумажке» согласно алгоритму, а затем сравнение результатов с расчетом «по калькулятору». Затем, показано создание структурной схемы проекта с rtl-описанием CORDIC-алгоритма и приведены листинги каждого модуля. Помимо этого были приведены основы создания проекта в среде ModelSim. Автор считает, что эта статья оказалась полезной для новичков в области программирования ПЛИС, так как на протяжении долгого периода времени, после публикации статьи приходили письма с вопросами и уточнениями на данную тему. Даже сейчас я часто встречаю на различных форумах на тему ПЛИС ссылки на данную работу. Но! Если математическая часть алгоритма однозначно является полезной, а также основы создания и структурированного ведения проекта для новичка, то использовать данное rtl-описание в различных проектах, адаптируя модули проекта по свои нужды крайне неудобно и неуклюже. По крайней мере, автор, когда заглядывает в это свое создание в прошлом, морщится и чувствует себя неловко. Поэтому появилось желание представить тот модуль CORDICа (для генерации гармонического сигнала в сфере радиолокации и связи), который автор использует в данный момент в различных проектах. Весь алгоритм реализован в одном sv-модуле, а, значит, его намного легче переносить из проекта в проект. Также он более прост в восприятии.

https://habr.com/ru/articles/1038674/

#FPGA #ПЛИС #Verilog #SystemVerilog #CORDIC #RTL

@[email protected]

I am pleased to announce that @icepi-zero-bot is back up and running. :waffy_party:

Now inside my Kubernetes cluster on more powerful hardware, so you should hopefully see some faster synthesis times and slightly nicer videos!
I think I secured it pretty well, but if someone manages to do something naughty, please don't nom-nom all my data :pleading_face:
Also, please don't break my FPGA on purporse, oki? :3

Sadly, I still need to figure out Spade support, because I couldn't find any prebuilt arm64 binaries for it :(

So, if you want to write cool SystemVerilog/VHDL/Amaranth/Veryl code, have it run on a real FPGA and output video (no need to implement DVI yourself, dw), which is then recorded and posted, check out @icepi-zero-bot's profile! The profile description contains tons of explanations and templates.

Soon, I will hopefully add Spade support back and also implement a UART interface, so you can also output text! The support for that in the bot is already there, I just need to implement a UART transmitter in VHDL and think of a cute and easy interface.

@[email protected]

I am pleased to announce that @icepi-zero-bot is back up and running. :waffy_party:

Now inside my Kubernetes cluster on more powerful hardware, so you should hopefully see some faster synthesis times and slightly nicer videos!
I think I secured it pretty well, but if someone manages to do something naughty, please don't nom-nom all my data :pleading_face:
Also, please don't break my FPGA on purporse, oki? :3

Sadly, I still need to figure out Spade support, because I couldn't find any prebuilt arm64 binaries for it :(

So, if you want to write cool SystemVerilog/VHDL/Amaranth/Veryl code, have it run on a real FPGA and output video (no need to implement DVI yourself, dw), which is then recorded and posted, check out @icepi-zero-bot's profile! The profile description contains tons of explanations and templates.

Soon, I will hopefully add Spade support back and also implement a UART interface, so you can also output text! The support for that in the bot is already there, I just need to implement a UART transmitter in VHDL and think of a cute and easy interface.

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

https://habr.com/ru/articles/1033360/

#SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

https://habr.com/ru/companies/yadro/articles/1026312/

#rtl #asic #asic_design #fpga #verification #verilog #systemverilog

SystemLisp - an HDL simulator written in Common Lisp

https://github.com/systemlisp

#lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

SystemLisp - an HDL simulator written in Common Lisp

https://github.com/systemlisp

#lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

DashRTL v2025.12 is now available for free trial:
https://dashthru.com/freetrial

#systemverilog #vlsi #rtl

DashRTL v2025.12 is now available for free trial:
https://dashthru.com/freetrial

#systemverilog #vlsi #rtl

Has anyone tried Chisel? How is it compared to Verilog/SystemVerilog in terms of efficiency, productivity, and performance?

#hdl #rtl #chisel #verilog #systemverilog

Has anyone tried Chisel? How is it compared to Verilog/SystemVerilog in terms of efficiency, productivity, and performance?

#hdl #rtl #chisel #verilog #systemverilog

Образовательные технологии опробованные в России — работают и в США

Провели мероприятие в Калифорнийском политехническом государственном университете в Сан-Луис-Обиспо. Докладчиками были: ваш покорный слуга Юрий Панчул, два американских инженера проектирующие чип по ускорению ИИ, и китайский студент из Университета Калифорнии в Санта-Барбаре. Идея мероприятия возникла, когда я встретился с выпускником Cal Poly Стенли на конференции самоделкиных OpenSause, и он поведал мне то, что я уже знал из собеседований американских студентов: они изучают в вузе карты Карно, доходят до конечного автомата светофора, отдельно постигают классический 5-стадийный конвейер MIPS (ныне RISC-V), а потом идут на собеседование на работу, и - хоба! - выясняется что их карты Карно никого в индустрии не интересуют, а вопросы идут про сопряжение конвейера обработки данных (не процессорного!) и FIFO, чего они не проходили. Привожу ниже мой отчет на английском.

https://habr.com/ru/articles/961364/

#SystemVerilog #Gowin #Xilinx #Altera #ASIC #FPGA #TinyTapeout #Cal_Poly #Verilog #vlsi

As RTL shifts from Verilog to SystemVerilog, unexpected compatibility issues often appear late in the flow—during synthesis, FV, LEC, or FPGA compilation. Code may compile fine in sim or lint but later fail due to certain syntax.

We tested 10 examples from the SV 2012 LRM and checked support in major EDA tools (●=supported, ○=not). Full list:
👉 https://github.com/DashThru/SV_compatibility_cases_from_LRM

DashRTL will have full SV 2023 LRM syntax coverage, to flag any syntax that may cause cross-tool issues.

#systemverilog #vlsi

В русских клубах Америки можно делать не только дискотеки и выступления писателей, но и митапы по FPGA

В городах Америки и Канады, где живут много наших соотечественников, существуют русские клубы, в которые ходят на дискотеки и викторины, для игру в мафию и на выступления писателей. В столице Калифорнии городе Сакраменто, где живет около 80 тысяч русских и украинцев, а также есть армянский и молдавский рестораны, таким клубом является Synergy Social Club. В этом клубе я недавно провел просветительский митап по главной технологии современной цифровой микроэлектроники: маршруту проектирования RTL-to-GDSII для микросхем в массовых изделиях типа смартфонов, и связанной с этим маршрутом технологии FPGA, которые применяются для прототипирования ASIC-ов и обучения в университетах будущих проектировщиков. Эти технологии полезны в наше тревожное время для надежного трудоустройства в самых разных местах: от производителя ракет Lockheed Martin до производителя айфонов Apple. Вот примеры объявлений:

https://habr.com/ru/articles/919640/

#Verilog #VHDL #FPGA #ASIC #Gowin #сакраменто #Open_Sauce #SystemVerilog #Veriog_Meetup #школа_синтеза_цифровых_схем

Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

https://habr.com/ru/articles/891814/

#Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

Scala/Chisel против SystemVerilog: генерируем сложные цифровые схемы

В наши дни общепризнанный стандарт для RTL-описаний — это язык SystemVerilog, но популярность сейчас набирает его альтернатива, Chisel. Далее я расскажу подробней об этом языке, его преимуществах, недостатках и рисках, связанных с переходом на Chisel со стандартного стека. Отдельно остановлюсь на функциональном программировании — возможности Chisel, которой нет в SystemVerilog, — и на дополнительных возможностях Chisel, улучшающих механизм переиспользования модулей. А также о том, почему код на Chisel менее подвержен ошибкам и всегда работает. Ну, почти всегда.

https://habr.com/ru/companies/yadro/articles/890476/

#chisel #verilog #scala #systemverilog #asic

Мексиканские студенты отличаются дисциплиной

Провел семинар по SystemVerilog, Gowin FPGA и Tiny Tapeout в городе Тихуана, Мексика. Главное впечатление: я в первый раз в жизни вижу студентов, которые приходят в 8 утра, делают упражнения по верилогу до 6 вечера, с перерывом на полуторачасовый обед, и при этом все 20 студентов выполнили все вариации упражнений которые я от них хотел.

https://habr.com/ru/articles/885912/

#systemverilog #Tijuana #Mexico #Verilog #Gowin #Verilog_Meetup #школа_синтеза_цифровых_схем #basicsgraphicsmusic #FPGA #хакатоны

Хотите перейти из FPGA в ASIC design? Вот упражнение для разминки. И сомбреро в подарок

Уже пара тысяч человек успели поработать с упражнениями по SystemVerilog и FPGA из репозитория BGM - basics-graphics-music . Они используются в Школе Синтеза Цифровых Схем в России и Беларуси, а также на Verilog Meetup в Silicon Valley, а предыдущие версии использовались на семинарах на Украине, Казахстане, Киргизии, Грузии, Армении и Азербайджане. Прошлым летом мы перенесли два упражнения из BGM и одно упражнение из systemverilog-homework в инфраструктуру Tiny Tapeout для проектирования ASIC. Tiny Tapeout - это компания, которая работает с eFabless и фабрикой Skywater и позволяет студентам и любителям сделать собственные микросхемы за карманные деньги. И вот сейчас хотелось бы интегрировать BGM и Tiny Tapeout всерьез, для планируемого семинара в Мексике. Идея простая: группа из 30 студентов упражняется неделю на верилоге на платах Tang Nano 9K с графическими экранчиками и интерфейсными модулями TM1638. А потом их дизайны переносятся в репозитории на основе варианта темплейта от Tiny Tapeout - и мы вместе оформляем заказ на производство чипа на фабрике. А какое участие я хочу от вас? А вот какое:

https://habr.com/ru/articles/871964/

#Hacker_Dojo #SystemVerilog #школа_синтеза_цифровых_схем #Мексика #Gowin #ASIC #Open_Lane #eFabless #Tiny_Tapeout #программирование_игр

Мысли по поводу доклада на FPGA-Systems про маршрут ИРИС из МГУ

На конференции FPGA-Systems был предоставлен маршрут проектирования блоков микросхем на основе использования C++ под названием ИРИС. Докладчик - заведующий кафедрой Мехмата МГУ Эльяр Гасанов . Его группа имеет значительный опыт проектирования оптимизированных по производительности блоков, например LDPC декодера, и ведет свои истоки из сотрудничества с LSI Logic в середине 1990-х годов. Мои мысли после просмотра презентации :

https://habr.com/ru/articles/819269/

#FPGA #МГУ #мехмат #fpgasystems #yadro_microprocessors #Verilog #C/C++ #SystemVerilog #VHDL #ldpc

Implementing HDL verification using #UVM is annoying and tedious. So #cocotb seems to be the right choice. #FPGA #Python #systemverilog #VHDL

Implementing HDL verification using #UVM is annoying and tedious. So #cocotb seems to be the right choice. #FPGA #Python #systemverilog #VHDL

IT'S ALL HAPPENING!

Open-source FPGA toolchain on macOS, in my good-friend-and-text-editor, Nova.

I'm still on the hunt for a better way (on a Mac) to synthesize SystemVerilog directly instead of converting it to Verilog first. If YOU know a way, lmkplskthx!

Nova is a fantastic, extensible tool from @cabel and his pals at @panic

#fpga #macDevelopment #yosys #verilog #systemVerilog #tangNano #panicNova #nova

IT'S ALL HAPPENING!

Open-source FPGA toolchain on macOS, in my good-friend-and-text-editor, Nova.

I'm still on the hunt for a better way (on a Mac) to synthesize SystemVerilog directly instead of converting it to Verilog first. If YOU know a way, lmkplskthx!

Nova is a fantastic, extensible tool from @cabel and his pals at @panic

#fpga #macDevelopment #yosys #verilog #systemVerilog #tangNano #panicNova #nova