home.social
Sign in Create account

#systemverilog — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #systemverilog, aggregated by home.social.

  1. Jakub Cabal @[email protected] ·

    🗓️ Verification Academy Live BRNO
    May 21 2026 in Brno, Czech Republic

    Three main topics on the table:
    - Questa One & faster verification closure
    - Static/formal verification
    - AI in verification workflows

    In-person only. Brno University of Technology, Bozetechova, Room A112.

    verificationacademy.com/topics

    #QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

    #questaone #systemverilog #uvm #fpga #asic #formalverification
  2. Jakub Cabal @[email protected] ·

    🗓️ Verification Academy Live BRNO
    May 21 2026 in Brno, Czech Republic

    Three main topics on the table:
    - Questa One & faster verification closure
    - Static/formal verification
    - AI in verification workflows

    In-person only. Brno University of Technology, Bozetechova, Room A112.

    verificationacademy.com/topics

    #QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

    #questaone #systemverilog #uvm #fpga #asic #formalverification
  3. Jakub Cabal @[email protected] ·

    🗓️ Verification Academy Live BRNO
    May 21 2026 in Brno, Czech Republic

    Three main topics on the table:
    - Questa One & faster verification closure
    - Static/formal verification
    - AI in verification workflows

    In-person only. Brno University of Technology, Bozetechova, Room A112.

    verificationacademy.com/topics

    #QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

    #questaone #systemverilog #uvm #fpga #asic #formalverification
  4. Jakub Cabal @[email protected] ·

    🗓️ Verification Academy Live BRNO
    May 21 2026 in Brno, Czech Republic

    Three main topics on the table:
    - Questa One & faster verification closure
    - Static/formal verification
    - AI in verification workflows

    In-person only. Brno University of Technology, Bozetechova, Room A112.

    verificationacademy.com/topics

    #QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

    #siemenseda #formalverification #asic #fpga #uvm #systemverilog
  5. Jakub Cabal @[email protected] ·

    🗓️ Verification Academy Live BRNO
    May 21 2026 in Brno, Czech Republic

    Three main topics on the table:
    - Questa One & faster verification closure
    - Static/formal verification
    - AI in verification workflows

    In-person only. Brno University of Technology, Bozetechova, Room A112.

    verificationacademy.com/topics

    #QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

    #questaone #systemverilog #uvm #fpga #asic #formalverification
  6. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  7. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  8. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  9. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #systemverilog #verilog #ada #vhdl #jovial #coral66
  10. Habr @[email protected] ·

    Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

    Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

    habr.com/ru/companies/yadro/ar

    #rtl #asic #asic_design #fpga #verification #verilog #systemverilog

    #systemverilog #verilog #verification #fpga #asic_design #asic
  11. Habr @[email protected] ·

    Чип размером с приусадебный участок

    Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

    habr.com/ru/articles/1024812/

    #AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

    #hftтрейдинг #flow_control_unit #fpga #asic #приколы_про_ии #fifo
  12. Habr @[email protected] ·

    Чип размером с приусадебный участок

    Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

    habr.com/ru/articles/1024812/

    #AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

    #hftтрейдинг #flow_control_unit #fpga #asic #приколы_про_ии #fifo
  13. Habr @[email protected] ·

    Чип размером с приусадебный участок

    Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

    habr.com/ru/articles/1024812/

    #AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

    #ai #ml #systemverilog #fifo #приколы_про_ии #asic
  14. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  15. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  16. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  17. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #fpga #programming #vlsi #systemverilog #vhdl #verification
  18. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  19. Habr @[email protected] ·

    Выступил отрицателем AI на конференции SNUG Silicon Valley

    AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

    habr.com/ru/articles/1010978/

    #SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

    #vhdl #задачи_на_собеседованиях #samsung #fpga #asic #systemverilog
  20. Habr @[email protected] ·

    Выступил отрицателем AI на конференции SNUG Silicon Valley

    AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

    habr.com/ru/articles/1010978/

    #SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

    #vhdl #задачи_на_собеседованиях #samsung #fpga #asic #systemverilog
  21. Habr @[email protected] ·

    Выступил отрицателем AI на конференции SNUG Silicon Valley

    AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

    habr.com/ru/articles/1010978/

    #SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

    #vhdl #задачи_на_собеседованиях #samsung #fpga #asic #systemverilog
  22. Habr @[email protected] ·

    Выступил отрицателем AI на конференции SNUG Silicon Valley

    AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

    habr.com/ru/articles/1010978/

    #SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

    #snug #synopsys #silicon_valley #школа_синтеза_цифровых_схем #systemverilog #asic
  23. Reel Tubes @[email protected] ·

    Explore the state of the art in high-level hardware description languages with Jean Bruant — learn how HLS/DSLs map to VHDL & SystemVerilog, and what that means for FPGA/ASIC design. Great talk for engineers and students! #Hardware #HDL #VHDL #SystemVerilog #FPGA #HLS #RTL #Education #English
    peertube.f-si.org/videos/watch

    #hardware #hdl #vhdl #systemverilog #fpga #hls
  24. Adam Zhang @[email protected] ·

    DashRTL v2025.12 is now available for free trial:
    dashthru.com/freetrial

    #systemverilog #vlsi #rtl

    #systemverilog #vlsi #rtl
  25. Habr @[email protected] ·

    Верификация цифровых схем. Маршрут функциональной верификации

    Данная статья — это своего рода продолжение Верификация цифровых схем. Обзор. . В ней хотелось показать некоторые типы тестовых окружений для функциональной верификации и особенности работы с ними. Хотя у каждой компании/проекта есть свой маршрут функциональной верификации, возникший в определённых обстоятельствах — порождение опыта, ошибок и обстоятельств, — не всегда применяемые там решения являются предметом гордости. И если вам случилась такая удача — разработать новое тестовое окружение или переработать существующее, — данный материал может подтолкнуть в сторону оптимального варианта в некоторых случаях. Может, и не подтолкнуть… или подтолкнуть не туда... Хочу обратить внимание на слово функциональный : в данной статье я не буду затрагивать формальную верификацию и эмуляцию , т.к. эти темы довольно большие сами по себе.

    habr.com/ru/articles/969476/

    #функциональная_верификация #интергральные_микросхемы #verification #systemverilog #asic #asic_design #uvm

    #функциональная_верификация #интергральные_микросхемы #verification #systemverilog #asic #asic_design
  26. Minsoo Choo :freebsd_logo: @[email protected] ·

    Has anyone tried Chisel? How is it compared to Verilog/SystemVerilog in terms of efficiency, productivity, and performance?

    #hdl #rtl #chisel #verilog #systemverilog

    #hdl #rtl #chisel #verilog #systemverilog
  27. Habr @[email protected] ·

    Образовательные технологии опробованные в России — работают и в США

    Провели мероприятие в Калифорнийском политехническом государственном университете в Сан-Луис-Обиспо. Докладчиками были: ваш покорный слуга Юрий Панчул, два американских инженера проектирующие чип по ускорению ИИ, и китайский студент из Университета Калифорнии в Санта-Барбаре. Идея мероприятия возникла, когда я встретился с выпускником Cal Poly Стенли на конференции самоделкиных OpenSause, и он поведал мне то, что я уже знал из собеседований американских студентов: они изучают в вузе карты Карно, доходят до конечного автомата светофора, отдельно постигают классический 5-стадийный конвейер MIPS (ныне RISC-V), а потом идут на собеседование на работу, и - хоба! - выясняется что их карты Карно никого в индустрии не интересуют, а вопросы идут про сопряжение конвейера обработки данных (не процессорного!) и FIFO, чего они не проходили. Привожу ниже мой отчет на английском.

    habr.com/ru/articles/961364/

    #SystemVerilog #Gowin #Xilinx #Altera #ASIC #FPGA #TinyTapeout #Cal_Poly #Verilog #vlsi

    #vlsi #verilog #cal_poly #tinytapeout #fpga #asic
  28. Habr @[email protected] ·

    Функциональная верификация цифрового дизайна: как это делают в YADRO

    Привет! Меня зовут Михаил Барских, я руковожу отделом верификации

    habr.com/ru/companies/yadro/ar

    #uvm #systemverilog #верификация

    #верификация #systemverilog #uvm
  29. Adam Zhang @[email protected] ·

    As RTL shifts from Verilog to SystemVerilog, unexpected compatibility issues often appear late in the flow—during synthesis, FV, LEC, or FPGA compilation. Code may compile fine in sim or lint but later fail due to certain syntax.

    We tested 10 examples from the SV 2012 LRM and checked support in major EDA tools (●=supported, ○=not). Full list:
    👉 github.com/DashThru/SV_compati

    DashRTL will have full SV 2023 LRM syntax coverage, to flag any syntax that may cause cross-tool issues.

    #systemverilog #vlsi

    #systemverilog #vlsi
  30. Habr @[email protected] ·

    Упрощение прототипирования и верификации RTL с помощью Python

    Всем привет! Хочу поделиться своим опытом использования Python на этапах прототипирования RTL-модулей и последующей верификации. Как RTL-инженер, я часто создаю модели на Python для быстрой проверки логики и алгоритмов будущего RTL. Это подход уменьшает вероятность последующих правок в логике RTL в случае если алгоритм не подходит. Однако при переходе к тестированию на SystemVerilog всегда возникала проблема с переиспользованием написанной Python модели устройства: нужно было писать обвязку на C и использовать DPI-C интерфейсы, чтобы интегрировать Python-код модели в верификационную среду. Это занимало время и было неудобно. Недавно я открыл для себя библиотеку PyStim (Bind Python & SystemVerilog), которая кардинально упростила процесс. PyStim позволяет напрямую вызывать Python-методы и работать с Python-объектами из среды SystemVerilog без необходимости писать обвязку на C или использовать DPI-C . Это значительно снизило трудозатраты и ускорило адаптацию уже готового Python-кода в тестбенче.

    habr.com/ru/articles/911674/

    #python #systemverilog #bind #prototyping #hdl #connect #integrate #embed

    #embed #integrate #connect #hdl #prototyping #bind
  31. Habr @[email protected] ·

    Как бороться с использованием ChatGPT студентами

    Студенты обожают ChatGPT. В идеале, они хотят закоротить профессора и чатгопоту напрямую, то есть посылать задачу от профессора гопоте, пересылать ответ профессору, возражения слать гопоте назад итд - пока не получится решения. Лучше всего это делать скриптом, чтобы студент вообще не был вовлечен в решение задачи и занимался своими студенческими делами, пока чатгопота и профессор разговаривают. Как же обломать крылья этой мечте?

    habr.com/ru/articles/902400/

    #ChatGPT #Verilog #SystemVerilog #интервью #школа_синтеза_цифровых_схем #LLM #open_source #cheating #собеседования_задачи #fpu

    #chatgpt #verilog #systemverilog #интервью #школа_синтеза_цифровых_схем #llm
  32. Habr @[email protected] ·

    Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

    Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

    habr.com/ru/articles/891814/

    #Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

    #uvm #utopia #yosys #fpga #gowin #systemverilog
  33. Habr @[email protected] ·

    Scala/Chisel против SystemVerilog: генерируем сложные цифровые схемы

    В наши дни общепризнанный стандарт для RTL-описаний — это язык SystemVerilog, но популярность сейчас набирает его альтернатива, Chisel. Далее я расскажу подробней об этом языке, его преимуществах, недостатках и рисках, связанных с переходом на Chisel со стандартного стека. Отдельно остановлюсь на функциональном программировании — возможности Chisel, которой нет в SystemVerilog, — и на дополнительных возможностях Chisel, улучшающих механизм переиспользования модулей. А также о том, почему код на Chisel менее подвержен ошибкам и всегда работает. Ну, почти всегда.

    habr.com/ru/companies/yadro/ar

    #chisel #verilog #scala #systemverilog #asic

    #asic #systemverilog #scala #verilog #chisel
  34. Habr @[email protected] ·

    Повышение эффективности образования методом «Безумного Макса», в применении для хардвера высокоскоростных вычислений

    Когда студент устраивается на работу в электронную компанию, очень здорово, если он уже умеет строить одну и ту же электронную схему разными способами, в зависимости от требований пропускной способности, максимальной тактовой частоты, размера и энергопотребления. Как натренировать такое умение? Для новых домашних работ в программе Школы Синтеза Цифровых Схем мы решили разодрать на блоки реальный процессор и дать студентам задачу собирать разные специализированные вычислительные устройства из этих блоков, примерно как герои фильма "Безумный Макс: Дорога ярости" собирали свои боевые драндулеты из частей реальных автомобилей. В качестве первой жертвы мы выбрали ...

    habr.com/ru/articles/862734/

    #Verilog #VHDL #микроархитектура #riscv #FPU #ieee754 #SystemVerilog #школа_синтеза_цифровых_схем #openhwgroup #образование

    #образование #openhwgroup #школа_синтеза_цифровых_схем #systemverilog #ieee754 #fpu
  35. Jakub Cabal [OLD] @xcabal05 ·

    Implementing HDL verification using is annoying and tedious. So seems to be the right choice.

    #uvm #cocotb #fpga #python #systemverilog #vhdl