#systemverilog — Public Fediverse posts

РАЗРАБОТКА ПАРАМЕТРИЗИРУЕМОГО МОДУЛЯ CORDIC-АЛГОРИТМА НА SYSTEM VERILOG

В далеком 2011 году автором была опубликована статья «Реализация CORDIC-алгоритма на ПЛИС» [1]. В той статье приводится сначала математическое описание алгоритма, его суть. Показан пример расчета поворота вектора на плоскости сначала «на бумажке» согласно алгоритму, а затем сравнение результатов с расчетом «по калькулятору». Затем, показано создание структурной схемы проекта с rtl-описанием CORDIC-алгоритма и приведены листинги каждого модуля. Помимо этого были приведены основы создания проекта в среде ModelSim. Автор считает, что эта статья оказалась полезной для новичков в области программирования ПЛИС, так как на протяжении долгого периода времени, после публикации статьи приходили письма с вопросами и уточнениями на данную тему. Даже сейчас я часто встречаю на различных форумах на тему ПЛИС ссылки на данную работу. Но! Если математическая часть алгоритма однозначно является полезной, а также основы создания и структурированного ведения проекта для новичка, то использовать данное rtl-описание в различных проектах, адаптируя модули проекта по свои нужды крайне неудобно и неуклюже. По крайней мере, автор, когда заглядывает в это свое создание в прошлом, морщится и чувствует себя неловко. Поэтому появилось желание представить тот модуль CORDICа (для генерации гармонического сигнала в сфере радиолокации и связи), который автор использует в данный момент в различных проектах. Весь алгоритм реализован в одном sv-модуле, а, значит, его намного легче переносить из проекта в проект. Также он более прост в восприятии.

https://habr.com/ru/articles/1038674/

#FPGA #ПЛИС #Verilog #SystemVerilog #CORDIC #RTL

@[email protected]

I am pleased to announce that @icepi-zero-bot is back up and running. :waffy_party:

Now inside my Kubernetes cluster on more powerful hardware, so you should hopefully see some faster synthesis times and slightly nicer videos!
I think I secured it pretty well, but if someone manages to do something naughty, please don't nom-nom all my data :pleading_face:
Also, please don't break my FPGA on purporse, oki? :3

Sadly, I still need to figure out Spade support, because I couldn't find any prebuilt arm64 binaries for it :(

So, if you want to write cool SystemVerilog/VHDL/Amaranth/Veryl code, have it run on a real FPGA and output video (no need to implement DVI yourself, dw), which is then recorded and posted, check out @icepi-zero-bot's profile! The profile description contains tons of explanations and templates.

Soon, I will hopefully add Spade support back and also implement a UART interface, so you can also output text! The support for that in the bot is already there, I just need to implement a UART transmitter in VHDL and think of a cute and easy interface.

@[email protected]

I am pleased to announce that @icepi-zero-bot is back up and running. :waffy_party:

Now inside my Kubernetes cluster on more powerful hardware, so you should hopefully see some faster synthesis times and slightly nicer videos!
I think I secured it pretty well, but if someone manages to do something naughty, please don't nom-nom all my data :pleading_face:
Also, please don't break my FPGA on purporse, oki? :3

Sadly, I still need to figure out Spade support, because I couldn't find any prebuilt arm64 binaries for it :(

So, if you want to write cool SystemVerilog/VHDL/Amaranth/Veryl code, have it run on a real FPGA and output video (no need to implement DVI yourself, dw), which is then recorded and posted, check out @icepi-zero-bot's profile! The profile description contains tons of explanations and templates.

Soon, I will hopefully add Spade support back and also implement a UART interface, so you can also output text! The support for that in the bot is already there, I just need to implement a UART transmitter in VHDL and think of a cute and easy interface.

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

Перепрыгивание с языка на язык как тактика прохождения интервью

В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

https://habr.com/ru/articles/1033360/

#SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

https://habr.com/ru/companies/yadro/articles/1026312/

#rtl #asic #asic_design #fpga #verification #verilog #systemverilog

О преподавательских работах в Азербайджане, с фотографиями

Получил письмо от декана азербайджанского университета ADA University в Баку с просьбой распостранить информацию, что они нанимают большое количество преподавателей. Декан кстати из России, уроженец Дагестана. В университете у них висят портреты как западных деятелей, так и российских - Чехова, Менделеева итд. Многие из преподавателей - азербайджанцы, которые ездили учиться в США и вернулись поднимать родину. Но есть и много иностранцев. Из студентов процентов 70% владеют русским, но 30% не владеют, плюс есть толика иностранных студентов, поэтому официальный язык всего английский. Но во время моего семинара два года назад мы переходили на русский по необходимости, как и разумеется студенты говорят на азербайджанском друг с другом и владеющим азербайджанским преподавателям.

https://habr.com/ru/articles/1026202/

#семинары #Баку #ADA_University #SystemVerilog #Азербайджан #работа_за_границей #преподавание #fpga #бриллиантовая_рука #cyber_security

Чип размером с приусадебный участок

Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

https://habr.com/ru/articles/1024812/

#AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

SystemLisp - an HDL simulator written in Common Lisp

https://github.com/systemlisp

#lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

SystemLisp - an HDL simulator written in Common Lisp

https://github.com/systemlisp

#lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

🚀 Ah, the riveting saga of 80386 protection: where one brave soul embarks on the epic quest to transform obsolete tech into... slightly less obsolete tech. 🤖 Because nothing screams "cutting-edge" like diving headfirst into the thrilling world of #SystemVerilog and barrel shifters. 🛡️
https://nand2mario.github.io/posts/2026/80386_protection/ #80386Protection #TechRevival #BarrelShifters #ObsoleteTech #HackerNews #ngated

🚀 Ah, the riveting saga of 80386 protection: where one brave soul embarks on the epic quest to transform obsolete tech into... slightly less obsolete tech. 🤖 Because nothing screams "cutting-edge" like diving headfirst into the thrilling world of #SystemVerilog and barrel shifters. 🛡️
https://nand2mario.github.io/posts/2026/80386_protection/ #80386Protection #TechRevival #BarrelShifters #ObsoleteTech #HackerNews #ngated

For all the talk about covergroup inheritance in #systemverilog that one can find online since 2023, it seems that EDA vendors couldn't really be bothered to implement it.

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Small update announcement for the @icepi-zero-bot (that you might have noticed already):

• The bot now reports details about utilization and clock speeds together with the video in the success post.
• You can split your code into multiple messages if your instance has a low character limit for direct messages (see the bot's description for more details).

For the future, I plan to:

• Add support for more HDLs (tell me your favorite ones and I try to integrate them).
• Support for outputting text via UART, that the host will capture and include in the success post.

If you have any other ideas/wishes, feel free to tell me :D

Fuck.
After reading some internet, I'm now hecking confused about "input $name, input wire $name, input logic $name" and the same with output.
@.@
The more I read the worse it gets.

#verilog #systemverilog

DashRTL v2025.12 is now available for free trial:
https://dashthru.com/freetrial

#systemverilog #vlsi #rtl

DashRTL v2025.12 is now available for free trial:
https://dashthru.com/freetrial

#systemverilog #vlsi #rtl

🚀 ROHD v0.6.7 released

• Cleaner generated RTL & SystemVerilog
• Faster simulation for glitchy conditionals
• Improved SSA & write-after-read error messages
• Better debugability and APIs

Learn more: https://intel.github.io/rohd-website/

Join the discussion: https://discord.gg/DfD2RuAzzh

#ROHD #HardwareDesign #SystemVerilog #EDA #OpenSource #RTL

🚀 ROHD v0.6.7 released

• Cleaner generated RTL & SystemVerilog
• Faster simulation for glitchy conditionals
• Improved SSA & write-after-read error messages
• Better debugability and APIs

Learn more: https://intel.github.io/rohd-website/

Join the discussion: https://discord.gg/DfD2RuAzzh

#ROHD #HardwareDesign #SystemVerilog #EDA #OpenSource #RTL

RE: https://tech.lgbt/@mlyoung/115825614845766367

Slingshot's graph-based indexing system is now fully functional and released! Give it a spin for yourself: https://github.com/mattyoung101/slingshot/releases/tag/v1.1.0 :3

#systemverilog #lsp #foss

Slingshot, my SystemVerilog LSP, is getting close to *full* dependency graph support as part of its indexing system! this will hopefully make indexing much faster and more stable in very large projects :blobcat:

here it is being tested with the Ibex RISC-V CPU:

#systemverilog #lsp

Slingshot, my SystemVerilog LSP, is getting close to *full* dependency graph support as part of its indexing system! this will hopefully make indexing much faster and more stable in very large projects :blobcat:

here it is being tested with the Ibex RISC-V CPU:

#systemverilog #lsp

Верификация цифровых схем. Маршрут функциональной верификации

Данная статья — это своего рода продолжение Верификация цифровых схем. Обзор. . В ней хотелось показать некоторые типы тестовых окружений для функциональной верификации и особенности работы с ними. Хотя у каждой компании/проекта есть свой маршрут функциональной верификации, возникший в определённых обстоятельствах — порождение опыта, ошибок и обстоятельств, — не всегда применяемые там решения являются предметом гордости. И если вам случилась такая удача — разработать новое тестовое окружение или переработать существующее, — данный материал может подтолкнуть в сторону оптимального варианта в некоторых случаях. Может, и не подтолкнуть… или подтолкнуть не туда... Хочу обратить внимание на слово функциональный : в данной статье я не буду затрагивать формальную верификацию и эмуляцию , т.к. эти темы довольно большие сами по себе.

https://habr.com/ru/articles/969476/

#функциональная_верификация #интергральные_микросхемы #verification #systemverilog #asic #asic_design #uvm

Has anyone tried Chisel? How is it compared to Verilog/SystemVerilog in terms of efficiency, productivity, and performance?

#hdl #rtl #chisel #verilog #systemverilog

Has anyone tried Chisel? How is it compared to Verilog/SystemVerilog in terms of efficiency, productivity, and performance?

#hdl #rtl #chisel #verilog #systemverilog

Образовательные технологии опробованные в России — работают и в США

Провели мероприятие в Калифорнийском политехническом государственном университете в Сан-Луис-Обиспо. Докладчиками были: ваш покорный слуга Юрий Панчул, два американских инженера проектирующие чип по ускорению ИИ, и китайский студент из Университета Калифорнии в Санта-Барбаре. Идея мероприятия возникла, когда я встретился с выпускником Cal Poly Стенли на конференции самоделкиных OpenSause, и он поведал мне то, что я уже знал из собеседований американских студентов: они изучают в вузе карты Карно, доходят до конечного автомата светофора, отдельно постигают классический 5-стадийный конвейер MIPS (ныне RISC-V), а потом идут на собеседование на работу, и - хоба! - выясняется что их карты Карно никого в индустрии не интересуют, а вопросы идут про сопряжение конвейера обработки данных (не процессорного!) и FIFO, чего они не проходили. Привожу ниже мой отчет на английском.

https://habr.com/ru/articles/961364/

#SystemVerilog #Gowin #Xilinx #Altera #ASIC #FPGA #TinyTapeout #Cal_Poly #Verilog #vlsi

Функциональная верификация цифрового дизайна: как это делают в YADRO

Привет! Меня зовут Михаил Барских, я руковожу отделом верификации

https://habr.com/ru/companies/yadro/articles/957456/

#uvm #systemverilog #верификация

As RTL shifts from Verilog to SystemVerilog, unexpected compatibility issues often appear late in the flow—during synthesis, FV, LEC, or FPGA compilation. Code may compile fine in sim or lint but later fail due to certain syntax.

We tested 10 examples from the SV 2012 LRM and checked support in major EDA tools (●=supported, ○=not). Full list:
👉 https://github.com/DashThru/SV_compatibility_cases_from_LRM

DashRTL will have full SV 2023 LRM syntax coverage, to flag any syntax that may cause cross-tool issues.

#systemverilog #vlsi

Защитим вдов и сирот от хищных ИИ-стартаперов

Ко мне на днях обратились сначала два стартапера, а потом и из большой компании по вопросу EDA с помощью AI. Я дал всем троим одну и ту же задачку и думаю сделать еще несколько таких задач, так как два тула эту задачку решили, один тул на ней лег, а еще четыре произвели некий код на языке описания аппаратуры SystemVerilog, который не проходил мой тест, то есть не являлся решением. В чем социальная значимость таких задачек? Дело в том, что венчурные капиталисты тратят не свои деньги, а деньги, которые институциональные инвесторы, в частности пенсионные фонды - вкладывают в фонды венчурных капиталистов. Тем самым, хотя в США существуют законы, запрещающий неопытным инвесторам ("widows and orphans laws" - "законы о защите вдов и сирот") вкладывать в стартапы напрямую - вдовы и сироты все равно не защищены, так как живут на выплаты из пенсионного фонда, в который вкладывал их безвременно почивший отец семейства. Также не открою Америку, что стартапер стартаперу рознь. Одни честно делают прототипы и решают задачки от потенциальных пользователей. А другие занимаются shmoozing - то есть ходят по тусовкам и пытаются что-то впарить VC говорением в стиле Остапа Бендера. И вот чтобы защитить венчурных капиталистов (а через них - вдов и сирот) от стартаперов второго типа, мы с соратниками сделали задачку под названием SystemVerilog Microarchitecture Challenge for AI No.1 :

https://habr.com/ru/articles/935126/

#SystemVerilog #Verilog #Electronic_Design_Automation #ChatGPT #Claude #deepseek #anthropic #AI #EDA #ML

Claude Code を使用して SystemVerilogシミュレータ を開発してみた（GitHub README.md 編)
https://qiita.com/sukimaengineer/items/6b6e8670b9ef35ea3dd7?utm_campaign=popular_items&utm_medium=feed&utm_source=popular_items

#qiita #GitHub #SystemVerilog #ClaudeCode

В русских клубах Америки можно делать не только дискотеки и выступления писателей, но и митапы по FPGA

В городах Америки и Канады, где живут много наших соотечественников, существуют русские клубы, в которые ходят на дискотеки и викторины, для игру в мафию и на выступления писателей. В столице Калифорнии городе Сакраменто, где живет около 80 тысяч русских и украинцев, а также есть армянский и молдавский рестораны, таким клубом является Synergy Social Club. В этом клубе я недавно провел просветительский митап по главной технологии современной цифровой микроэлектроники: маршруту проектирования RTL-to-GDSII для микросхем в массовых изделиях типа смартфонов, и связанной с этим маршрутом технологии FPGA, которые применяются для прототипирования ASIC-ов и обучения в университетах будущих проектировщиков. Эти технологии полезны в наше тревожное время для надежного трудоустройства в самых разных местах: от производителя ракет Lockheed Martin до производителя айфонов Apple. Вот примеры объявлений:

https://habr.com/ru/articles/919640/

#Verilog #VHDL #FPGA #ASIC #Gowin #сакраменто #Open_Sauce #SystemVerilog #Veriog_Meetup #школа_синтеза_цифровых_схем

Переходим границу из Мексики в Калифорнию в 2025 году: инструкция для айтишника с фотографиями

Мне не нужно агитировать за Калифорнию с ее обилием интересных работ для программистов и электронщиков. Конечно в сети есть ужастики, как после перехода границы того или иного айтишника помещали в иммиграционную тюрьму, и по выходу из нее он жил в машине на парковке в Маунтин-Вью, одновременно добиваясь работы в FAANG и венчурных инвестиций для своего стартапа. И это не городские легенды - я встречал таких людей в реале. Кроме этого, в последние месяцы на иммигрантских IT-форумах появилась информация, что все, лавочка закрыта и границу больше перейти нельзя. Это разумеется не так, и моя заметка будет проводником в осуществлении вашей Калифорнийской Мечты.

https://habr.com/ru/articles/912768/

#fpga #asic #sacramento #Мексика #переход_границы #виза_h1 #виза_o1 #verilog #systemverilog #synergy_club

Упрощение прототипирования и верификации RTL с помощью Python

Всем привет! Хочу поделиться своим опытом использования Python на этапах прототипирования RTL-модулей и последующей верификации. Как RTL-инженер, я часто создаю модели на Python для быстрой проверки логики и алгоритмов будущего RTL. Это подход уменьшает вероятность последующих правок в логике RTL в случае если алгоритм не подходит. Однако при переходе к тестированию на SystemVerilog всегда возникала проблема с переиспользованием написанной Python модели устройства: нужно было писать обвязку на C и использовать DPI-C интерфейсы, чтобы интегрировать Python-код модели в верификационную среду. Это занимало время и было неудобно. Недавно я открыл для себя библиотеку PyStim (Bind Python & SystemVerilog), которая кардинально упростила процесс. PyStim позволяет напрямую вызывать Python-методы и работать с Python-объектами из среды SystemVerilog без необходимости писать обвязку на C или использовать DPI-C . Это значительно снизило трудозатраты и ускорило адаптацию уже готового Python-кода в тестбенче.

https://habr.com/ru/articles/911674/

#python #systemverilog #bind #prototyping #hdl #connect #integrate #embed

Как бороться с использованием ChatGPT студентами

Студенты обожают ChatGPT. В идеале, они хотят закоротить профессора и чатгопоту напрямую, то есть посылать задачу от профессора гопоте, пересылать ответ профессору, возражения слать гопоте назад итд - пока не получится решения. Лучше всего это делать скриптом, чтобы студент вообще не был вовлечен в решение задачи и занимался своими студенческими делами, пока чатгопота и профессор разговаривают. Как же обломать крылья этой мечте?

https://habr.com/ru/articles/902400/

#ChatGPT #Verilog #SystemVerilog #интервью #школа_синтеза_цифровых_схем #LLM #open_source #cheating #собеседования_задачи #fpu

After getting a basic ALU design done yesterday & starting a **very** rough start at a microcodeish thing, today the first design of the controlunit & overall cpu design comes together, so it can actually calculate an addition from two arbitary registers and store the result back into a register of choice! :3

Still a lot to go but excited it works already somewhat! #hardware #fantasyconsole #diy #verilog #systemverilog #software #cpudesign #hardwaredesign #fpga #fpgadev

Векторизация в RISC-V. Основы

Многие современные вычислительные задачи, в частности повсеместная обработка изображений и звука или работа с матрицами для ИИ, хорошо поддаются параллелизации на уровне данных. Чтобы ускорить такие вычисления, производители процессоров добавили в архитектуры специальные SIMD инструкции, которые позволяют работать за одну инструкцию сразу с несколькими элементами. В процессорах архитектуры x86 SIMD инструкции добавляются по принципу ad hoc. Из-за такого подхода, легаси и требований обратной совместимости в x86 накопилось много проблем. Архитектура RISC-V относительно молодая, и при её разработке учтён прошлый опыт. В основе подхода к SIMD в RISC-V заложили идею чистого векторного процессора. В этой статье рассмотрим основные принципы работы векторного процессора и базовые векторные операции с памятью и арифметикой.

https://habr.com/ru/articles/891356/

#riscv #simd #векторизация #asic #systemverilog

Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

https://habr.com/ru/articles/891814/

#Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

Scala/Chisel против SystemVerilog: генерируем сложные цифровые схемы

В наши дни общепризнанный стандарт для RTL-описаний — это язык SystemVerilog, но популярность сейчас набирает его альтернатива, Chisel. Далее я расскажу подробней об этом языке, его преимуществах, недостатках и рисках, связанных с переходом на Chisel со стандартного стека. Отдельно остановлюсь на функциональном программировании — возможности Chisel, которой нет в SystemVerilog, — и на дополнительных возможностях Chisel, улучшающих механизм переиспользования модулей. А также о том, почему код на Chisel менее подвержен ошибкам и всегда работает. Ну, почти всегда.

https://habr.com/ru/companies/yadro/articles/890476/

#chisel #verilog #scala #systemverilog #asic

Мексиканские студенты отличаются дисциплиной

Провел семинар по SystemVerilog, Gowin FPGA и Tiny Tapeout в городе Тихуана, Мексика. Главное впечатление: я в первый раз в жизни вижу студентов, которые приходят в 8 утра, делают упражнения по верилогу до 6 вечера, с перерывом на полуторачасовый обед, и при этом все 20 студентов выполнили все вариации упражнений которые я от них хотел.

https://habr.com/ru/articles/885912/

#systemverilog #Tijuana #Mexico #Verilog #Gowin #Verilog_Meetup #школа_синтеза_цифровых_схем #basicsgraphicsmusic #FPGA #хакатоны

Хотите перейти из FPGA в ASIC design? Вот упражнение для разминки. И сомбреро в подарок

Уже пара тысяч человек успели поработать с упражнениями по SystemVerilog и FPGA из репозитория BGM - basics-graphics-music . Они используются в Школе Синтеза Цифровых Схем в России и Беларуси, а также на Verilog Meetup в Silicon Valley, а предыдущие версии использовались на семинарах на Украине, Казахстане, Киргизии, Грузии, Армении и Азербайджане. Прошлым летом мы перенесли два упражнения из BGM и одно упражнение из systemverilog-homework в инфраструктуру Tiny Tapeout для проектирования ASIC. Tiny Tapeout - это компания, которая работает с eFabless и фабрикой Skywater и позволяет студентам и любителям сделать собственные микросхемы за карманные деньги. И вот сейчас хотелось бы интегрировать BGM и Tiny Tapeout всерьез, для планируемого семинара в Мексике. Идея простая: группа из 30 студентов упражняется неделю на верилоге на платах Tang Nano 9K с графическими экранчиками и интерфейсными модулями TM1638. А потом их дизайны переносятся в репозитории на основе варианта темплейта от Tiny Tapeout - и мы вместе оформляем заказ на производство чипа на фабрике. А какое участие я хочу от вас? А вот какое:

https://habr.com/ru/articles/871964/

#Hacker_Dojo #SystemVerilog #школа_синтеза_цифровых_схем #Мексика #Gowin #ASIC #Open_Lane #eFabless #Tiny_Tapeout #программирование_игр

Want to try contributing to an #opensource project? silver is a #SystemVerilog project that has open issues. Check out this issue on GitHub: https://github.com/melt-umn/silver/issues/864

Повышение эффективности образования методом «Безумного Макса», в применении для хардвера высокоскоростных вычислений

Когда студент устраивается на работу в электронную компанию, очень здорово, если он уже умеет строить одну и ту же электронную схему разными способами, в зависимости от требований пропускной способности, максимальной тактовой частоты, размера и энергопотребления. Как натренировать такое умение? Для новых домашних работ в программе Школы Синтеза Цифровых Схем мы решили разодрать на блоки реальный процессор и дать студентам задачу собирать разные специализированные вычислительные устройства из этих блоков, примерно как герои фильма "Безумный Макс: Дорога ярости" собирали свои боевые драндулеты из частей реальных автомобилей. В качестве первой жертвы мы выбрали ...

https://habr.com/ru/articles/862734/

#Verilog #VHDL #микроархитектура #riscv #FPU #ieee754 #SystemVerilog #школа_синтеза_цифровых_схем #openhwgroup #образование

Want to try contributing to an #opensource project? silver is a #SystemVerilog project that has open issues. Check out this issue on GitHub: https://github.com/melt-umn/silver/issues/864

Мысли по поводу доклада на FPGA-Systems про маршрут ИРИС из МГУ

На конференции FPGA-Systems был предоставлен маршрут проектирования блоков микросхем на основе использования C++ под названием ИРИС. Докладчик - заведующий кафедрой Мехмата МГУ Эльяр Гасанов . Его группа имеет значительный опыт проектирования оптимизированных по производительности блоков, например LDPC декодера, и ведет свои истоки из сотрудничества с LSI Logic в середине 1990-х годов. Мои мысли после просмотра презентации :

https://habr.com/ru/articles/819269/

#FPGA #МГУ #мехмат #fpgasystems #yadro_microprocessors #Verilog #C/C++ #SystemVerilog #VHDL #ldpc

Want to try contributing to an #opensource project? silver is a #SystemVerilog project that has open issues. Check out this issue on GitHub: https://github.com/melt-umn/silver/issues/844