#verilog — Public Fediverse posts

Verilog hates you.

If reg [7:0] wptr; and wptr=255 these expressions are completely different:

wptr + 1 == 0
wptr + 1'b1 == 0

I blogged about this yet it still caught me out: "Verilog uses the width of the widest operand when evaluating an expression".

The width of 1 is 32 bits because #Verilog.

Создаем I2C Master Controller на Verilog. Перенос на Zynq 7000 (bare-metal)

После успешной отладки на плате с Cyclone IV пришла пора перенести наработки на плату Zynq Mini c XC7Z020. В этой статье я опишу, каким образом можно организовать вывод нужной нам информации из PS-части Zynq на дисплей который подключен к EMIO на выводах PL. Сделаем обновленный модуль i2c_master_axi который добавляет сверху к уже разработанному ядру поддержку AXI4-Lite Slave, сделаем сборку проекта, подключим их к PS и проверим в bare-metal сценарии. После того как это будет все работать - переходить к Linux уже будет гораздо проще. Всем заинтересованным добро пожаловать под кат!

https://habr.com/ru/companies/beget/articles/1037124/

#zynq7000 #zynqmini #oled #ssd1306 #verilog #baremetal #tutorial #vivado #vitis

One Open-source Project Daily

Digital logic design tool and simulator

https://github.com/logisim-evolution/logisim-evolution

#1ospd #opensource #circuit #circuits #digitalcircuit #digitalcircuits #digitallogic #digitallogicdesign #education #fpga #logic #logisim #logisimevolution #simulator #timingdiagram #verilog #vhdl

Al Williams Tells All in the Logic Simulation Hack Chat - The list of requirements for hosting one of our weekly Hack Chats is pretty short:... - https://hackaday.com/2022/03/04/al-williams-tells-all-in-the-logic-simulation-hack-chat/ #circuitsimulation #hackadaycolumns #digitallogic #hackchat #verilog #asic #fpga #hdl