home.social

#verilog — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #verilog, aggregated by home.social.

  1. Flux @[email protected] ·

    Verilog hates you.

    If reg [7:0] wptr; and wptr=255 these expressions are completely different:

    wptr + 1 == 0
    wptr + 1'b1 == 0

    I blogged about this yet it still caught me out: "Verilog uses the width of the widest operand when evaluating an expression".

    The width of 1 is 32 bits because #Verilog.

    #verilog
  2. Habr @[email protected] ·

    MLIR-to-RTL simulation flow: от linalg.matmul до systolic array

    Привет! Хотел бы рассказать о своем MVP проекта hw-mlir-lab , где я использую MLIR для lowering операции умножения матриц ( matmul ) на systolic array, который я симулирую в Verilator.

    habr.com/ru/articles/1045754/

    #MLIR #verilog #verilator #rtl #asic #asic_design #compiler #hardware_acceleration #system_on_chip

    #system_on_chip #hardware_acceleration #compiler #asic_design #asic #rtl
  3. Habr @[email protected] ·

    Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

    Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

    habr.com/ru/companies/yadro/ar

    #rtl #asic #asic_design #fpga #verification #verilog #systemverilog

    #systemverilog #verilog #verification #fpga #asic_design #asic
  4. e_es @[email protected] ·

    the first example was to old, the #yosys Software changed the last years. But now I get an example to work. Nearly everything worked out of the box. After adding a udev/rules.d even programming worked!!! #Yeah

    #Opensource #fpga #vhdl #verilog

    #yosys #yeah #opensource #fpga #vhdl #verilog
  5. Habr @[email protected] ·

    Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

    Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

    habr.com/ru/articles/891814/

    #Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

    #uvm #utopia #yosys #fpga #gowin #systemverilog
  6. Markus Osterhoff @[email protected] ·

    Some #Taylor expansion of #sine and #cosine in #Verilog, fixed point arithmetic 🎉

    (With a little help from the large parrot machine.)

    #verilog #cosine #sine #taylor