#verilog — Public Fediverse posts on home.social

Flux @[email protected] · 2026-09-04 · 11:10 UTC

Verilog hates you.

If reg [7:0] wptr; and wptr=255 these expressions are completely different:

wptr + 1 == 0
wptr + 1'b1 == 0

I blogged about this yet it still caught me out: "Verilog uses the width of the widest operand when evaluating an expression".

The width of 1 is 32 bits because #Verilog.

#verilog

Patrick :neocat_flag_bi: @[email protected] · 2026-02-13 · 03:00 UTC

One Open-source Project Daily

Digital logic design tool and simulator

https://github.com/logisim-evolution/logisim-evolution

#1ospd #opensource #circuit #circuits #digitalcircuit #digitalcircuits #digitallogic #digitallogicdesign #education #fpga #logic #logisim #logisimevolution #simulator #timingdiagram #verilog #vhdl

#1ospd #opensource #circuit #circuits #digitalcircuit #digitalcircuits

e_es @[email protected] · 2025-06-27 · 22:08 UTC

the first example was to old, the #yosys Software changed the last years. But now I get an example to work. Nearly everything worked out of the box. After adding a udev/rules.d even programming worked!!! #Yeah

#Opensource #fpga #vhdl #verilog

#yosys #yeah #opensource #fpga #vhdl #verilog

Habr @[email protected] · 2025-03-20 · 10:02 UTC

Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

https://habr.com/ru/articles/891814/

#Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

#uvm #utopia #yosys #fpga #gowin #systemverilog

Habr @[email protected] · 2024-11-28 · 02:52 UTC

СДВИГОВЫЙ РЕГИСТР ИЛИ ТО, О ЧЕМ НЕ РАССКАЖУТ В СТАТЬЯХ ДЛЯ НАЧИНАЮЩИХ :: АТРИБУТЫ СИНТЕЗА

Сдвиговый регистр – это одна из наиболее часто применяемых конструкций в проектах на ПЛИС. Сегодня мы уделим внимание тому, как можно и нужно писать VHDL и Verilog код для сдвиговых регистров, но при этом, чтобы синтезатор понял, что мы хотим реализовать сдвиговый регистр из нескольких триггеров или же задействовать для его реализации специальные ресурсы, такие как SRL регистры. Мы разберем случаи, в которых надо и не надо использовать аппаратные сдвиговые регистры, разберем тонкие моменты их имплементации. Мы затронем пересечение тактовых доменов и увидим, что в некоторых случаях правильно описанный сдвиговый регистр может стать причиной некорректного поведения схемы. read_enable: in std_logic;

https://habr.com/ru/articles/861926/

#fpga #shift_register #плис #синтез #vhdl #verilog

#verilog #vhdl #синтез #плис #shift_register #fpga

hkz @[email protected] · 2024-02-15 · 21:48 UTC

The #KITT effect circuit that I designed and simulated in #verilog actually worked at the first try. I'm surprised.
It's done with a 555 and a bunch of 74 ICs. Nothing fancy.

It's also totally useless, unless one needs to drain #cr2032 batteries watching #blinkenlights

#kitt #verilog #cr2032 #blinkenlights