home.social
Sign in Create account

#verilog — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #verilog, aggregated by home.social.

  1. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Создаем контроллер ядра I2C

    Я продолжаю описывать создание I2C-контроллера на Verilog. В предыдущих статьях мы протестировали ядро контроллера который выполняет атомарные функции работы с шиной в т.ч. в пограничных ситуациях типа clock stretching и пр. Теперь необходимо разработать управляющий контроллер для этого ядра, чтобы выполнять необходимые нам функции, но уже на следующем уровне абстракции и стать на шаг ближе к нашей цели - к рабочему коду I2C Controller который мы будем использовать с EEPROM и OLED SSD1306, а далее все это переиспользуем в Zynq и подключим к Linux. Всем заинтересовавшимся - добро пожаловать под кат!

    habr.com/ru/companies/beget/ar

    #verilog #quartus #i2c #i2c_master_controller #testbench #alinx_ax301 #fpga

    #fpga #alinx_ax301 #testbench #i2c_master_controller #i2c #quartus
  2. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Создаем контроллер ядра I2C

    Я продолжаю описывать создание I2C-контроллера на Verilog. В предыдущих статьях мы протестировали ядро контроллера который выполняет атомарные функции работы с шиной в т.ч. в пограничных ситуациях типа clock stretching и пр. Теперь необходимо разработать управляющий контроллер для этого ядра, чтобы выполнять необходимые нам функции, но уже на следующем уровне абстракции и стать на шаг ближе к нашей цели - к рабочему коду I2C Controller который мы будем использовать с EEPROM и OLED SSD1306, а далее все это переиспользуем в Zynq и подключим к Linux. Всем заинтересовавшимся - добро пожаловать под кат!

    habr.com/ru/companies/beget/ar

    #verilog #quartus #i2c #i2c_master_controller #testbench #alinx_ax301 #fpga

    #fpga #alinx_ax301 #testbench #i2c_master_controller #i2c #quartus
  3. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Создаем контроллер ядра I2C

    Я продолжаю описывать создание I2C-контроллера на Verilog. В предыдущих статьях мы протестировали ядро контроллера который выполняет атомарные функции работы с шиной в т.ч. в пограничных ситуациях типа clock stretching и пр. Теперь необходимо разработать управляющий контроллер для этого ядра, чтобы выполнять необходимые нам функции, но уже на следующем уровне абстракции и стать на шаг ближе к нашей цели - к рабочему коду I2C Controller который мы будем использовать с EEPROM и OLED SSD1306, а далее все это переиспользуем в Zynq и подключим к Linux. Всем заинтересовавшимся - добро пожаловать под кат!

    habr.com/ru/companies/beget/ar

    #verilog #quartus #i2c #i2c_master_controller #testbench #alinx_ax301 #fpga

    #fpga #alinx_ax301 #testbench #i2c_master_controller #i2c #quartus
  4. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Создаем контроллер ядра I2C

    Я продолжаю описывать создание I2C-контроллера на Verilog. В предыдущих статьях мы протестировали ядро контроллера который выполняет атомарные функции работы с шиной в т.ч. в пограничных ситуациях типа clock stretching и пр. Теперь необходимо разработать управляющий контроллер для этого ядра, чтобы выполнять необходимые нам функции, но уже на следующем уровне абстракции и стать на шаг ближе к нашей цели - к рабочему коду I2C Controller который мы будем использовать с EEPROM и OLED SSD1306, а далее все это переиспользуем в Zynq и подключим к Linux. Всем заинтересовавшимся - добро пожаловать под кат!

    habr.com/ru/companies/beget/ar

    #verilog #quartus #i2c #i2c_master_controller #testbench #alinx_ax301 #fpga

    #verilog #quartus #i2c #i2c_master_controller #testbench #alinx_ax301
  5. Habr @[email protected] ·

    [Перевод] Вайб‑кодинг для ПЛИС: как я собрал I2S FIFO‑реклокер без знания Verilog

    Вайб‑кодинг выглядит безобидно, пока речь идет о скриптах, лендингах и небольших сервисах. Но что будет, если попробовать с его помощью собрать проект для ПЛИС: с I2S, FIFO‑буфером, DSD, S/PDIF, UART, PSRAM и отладкой на реальном железе? Я проверил это на практике и почти без знания Verilog прошел путь от мигающего светодиода до рабочего FIFO‑реклокера для цифрового аудио. Получилась история о том, где ИИ действительно помогает инженеру, где уверенно ведет в тупик и почему в какой‑то момент все равно приходится доставать логический анализатор. Читать кейс

    habr.com/ru/companies/otus/art

    #ПЛИС #FPGA #Verilog #вайбкодинг #ИИ #I2S #FIFO #реклокинг #цифровое_аудио #отладка

    #отладка #цифровое_аудио #реклокинг #fifo #i2s #ии
  6. Habr @[email protected] ·

    [Перевод] Вайб‑кодинг для ПЛИС: как я собрал I2S FIFO‑реклокер без знания Verilog

    Вайб‑кодинг выглядит безобидно, пока речь идет о скриптах, лендингах и небольших сервисах. Но что будет, если попробовать с его помощью собрать проект для ПЛИС: с I2S, FIFO‑буфером, DSD, S/PDIF, UART, PSRAM и отладкой на реальном железе? Я проверил это на практике и почти без знания Verilog прошел путь от мигающего светодиода до рабочего FIFO‑реклокера для цифрового аудио. Получилась история о том, где ИИ действительно помогает инженеру, где уверенно ведет в тупик и почему в какой‑то момент все равно приходится доставать логический анализатор. Читать кейс

    habr.com/ru/companies/otus/art

    #ПЛИС #FPGA #Verilog #вайбкодинг #ИИ #I2S #FIFO #реклокинг #цифровое_аудио #отладка

    #отладка #цифровое_аудио #реклокинг #fifo #i2s #ии
  7. Habr @[email protected] ·

    [Перевод] Вайб‑кодинг для ПЛИС: как я собрал I2S FIFO‑реклокер без знания Verilog

    Вайб‑кодинг выглядит безобидно, пока речь идет о скриптах, лендингах и небольших сервисах. Но что будет, если попробовать с его помощью собрать проект для ПЛИС: с I2S, FIFO‑буфером, DSD, S/PDIF, UART, PSRAM и отладкой на реальном железе? Я проверил это на практике и почти без знания Verilog прошел путь от мигающего светодиода до рабочего FIFO‑реклокера для цифрового аудио. Получилась история о том, где ИИ действительно помогает инженеру, где уверенно ведет в тупик и почему в какой‑то момент все равно приходится доставать логический анализатор. Читать кейс

    habr.com/ru/companies/otus/art

    #ПЛИС #FPGA #Verilog #вайбкодинг #ИИ #I2S #FIFO #реклокинг #цифровое_аудио #отладка

    #отладка #цифровое_аудио #реклокинг #fifo #i2s #ии
  8. Habr @[email protected] ·

    [Перевод] Вайб‑кодинг для ПЛИС: как я собрал I2S FIFO‑реклокер без знания Verilog

    Вайб‑кодинг выглядит безобидно, пока речь идет о скриптах, лендингах и небольших сервисах. Но что будет, если попробовать с его помощью собрать проект для ПЛИС: с I2S, FIFO‑буфером, DSD, S/PDIF, UART, PSRAM и отладкой на реальном железе? Я проверил это на практике и почти без знания Verilog прошел путь от мигающего светодиода до рабочего FIFO‑реклокера для цифрового аудио. Получилась история о том, где ИИ действительно помогает инженеру, где уверенно ведет в тупик и почему в какой‑то момент все равно приходится доставать логический анализатор. Читать кейс

    habr.com/ru/companies/otus/art

    #ПЛИС #FPGA #Verilog #вайбкодинг #ИИ #I2S #FIFO #реклокинг #цифровое_аудио #отладка

    #плис #fpga #verilog #вайбкодинг #ии #i2s
  9. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  10. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  11. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  12. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #systemverilog #verilog #ada #vhdl #jovial #coral66
  13. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Переходим на новый уровень

    Наконец-то нашлось вдохновение и время вернуться к старой статье, в которой я изобретал I2C Master Controller, но так и не довел задачу до логического конца. Спустя почти три года много воды утекло, появилось множество возможностей и ряд компетенций и я хотел бы реанимировать решение этой задачи и продолжить рассказ. Перечитав старый материал, я сформулировал обновленную группу задач: переделать I2C Master Controller, снабдив его функциями, которых не было в первой версии, типа clock stretching и burst-режима при этом сопроводив это детальным описанием процесса реализации и объяснением почему были предприняты те или иные действия. После все это воплотить сначала в симуляции, а потом и на реальном железе, с использованием EEPROM и OLED-дисплея SSD1306. Вобщем, всем неравнодушным к теме цифровой схемотехники, ПЛИС и шине I2C - добро пожаловать под кат! :)

    habr.com/ru/companies/beget/ar

    #I2C #i2c_master_controller #verilog #howto #tutorial #quartus

    #quartus #tutorial #howto #verilog #i2c_master_controller #i2c
  14. Habr @[email protected] ·

    Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

    Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

    habr.com/ru/companies/yadro/ar

    #rtl #asic #asic_design #fpga #verification #verilog #systemverilog

    #systemverilog #verilog #verification #fpga #asic_design #asic
  15. Habr @[email protected] ·

    Мост для ко-симуляции в Icarus Verilog и NGSpice

    Автор: Cyberflex (по мотивам реальной разработки бриджа для Ко-симуляции " MixFighter" ) Как мы сделали мост между Icarus Verilog и NGSpice: две разных реализации архитектуры.

    habr.com/ru/articles/1023270/

    #IcarusVerilog #SPICE #NGSPIice #Cosimulation #Mixed_simulation #asic #verilog #netlist

    #netlist #verilog #asic #mixed_simulation #cosimulation #ngspiice
  16. Hacker News @[email protected] ·

    A Verilog to Factorio Compiler and Simulator (Working RISC-V CPU)

    github.com/ben-j-c/verilog2fac

    #HackerNews #Verilog #Factorio #Compiler #RISC-V #CPU #Simulation #OpenSource

    #hackernews #verilog #factorio #compiler #risc #cpu
  17. PipelineC @pipelinec ·

    Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #dsp #rtl #hdl #hls
  18. PipelineC @[email protected] ·

    Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec

    #hardware #fpga #dsp #rtl #hdl #hls
  19. PipelineC @[email protected] ·

    Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec

    #pipelinec #vhdl #verilog #hls #hdl #rtl
  20. PipelineC @[email protected] ·

    Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec

    #hardware #fpga #dsp #rtl #hdl #hls
  21. PipelineC @[email protected] ·

    Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how? github.com/JulianKemmer... #hardware #fpga #dsp #rtl #hdl #hls #verilog #vhdl #pipelinec

    #hardware #fpga #dsp #rtl #hdl #hls
  22. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  23. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  24. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  25. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #fpga #programming #vlsi #systemverilog #vhdl #verification
  26. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  27. cnx-software.com [Unofficial] @[email protected] ·

    AERIS-10 open-source hardware radar can track multiple objects up to 20km away

    fed.brid.gy/r/https://www.cnx-

    #hardware #stmicrostm32 #xilinxartix #diy #fpga #military
  28. cnx-software.com [Unofficial] @[email protected] ·

    AERIS-10 open-source hardware radar can track multiple objects up to 20km away

    web.brid.gy/r/https://www.cnx-

    #hardware #stmicrostm32 #xilinxartix #diy #fpga #military
  29. cnx-software.com [Unofficial] @[email protected] ·

    AERIS-10 open-source hardware radar can track multiple objects up to 20km away

    web.brid.gy/r/https://www.cnx-

    #wireless #vhdl #verilog #stm32 #radar #python
  30. cnx-software.com [Unofficial] @[email protected] ·

    AERIS-10 open-source hardware radar can track multiple objects up to 20km away

    web.brid.gy/r/https://www.cnx-

    #hardware #stmicrostm32 #xilinxartix #diy #fpga #military
  31. PipelineC @[email protected] ·

    @nlnetlabs.bsky.social NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓 github.com/JulianKemmer... #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  32. PipelineC @[email protected] ·

    @nlnetlabs.bsky.social NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓 github.com/JulianKemmer... #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  33. PipelineC @[email protected] ·

    @nlnetlabs.bsky.social NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓 github.com/JulianKemmer... #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  34. PipelineC @[email protected] ·

    @nlnetlabs.bsky.social NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓 github.com/JulianKemmer... #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  35. PipelineC @[email protected] ·

    @nlnet NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  36. PipelineC @pipelinec ·

    @nlnet NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #rtl #hdl #hls #verilog
  37. PipelineC @[email protected] ·

    @nlnet NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  38. PipelineC @[email protected] ·

    @nlnet NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #pipelinec #wireguard #cryptography #vhdl #verilog #hls
  39. PipelineC @[email protected] ·

    @nlnet NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  40. poleguy looking for lost tools @[email protected] ·

    New blog post.

    poleguy.com/blog/john-henry-an

    #AI #NoAI #AIcritic #slop #FPGA #verilog #vhdl

    #ai #noai #aicritic #slop #fpga #verilog
  41. poleguy looking for lost tools @[email protected] ·

    New blog post.

    poleguy.com/blog/john-henry-an

    #AI #NoAI #AIcritic #slop #FPGA #verilog #vhdl

    #ai #noai #aicritic #slop #fpga #verilog
  42. poleguy looking for lost tools @[email protected] ·

    New blog post.

    poleguy.com/blog/john-henry-an

    #AI #NoAI #AIcritic #slop #FPGA #verilog #vhdl

    #ai #noai #aicritic #slop #fpga #verilog
  43. poleguy looking for lost tools @[email protected] ·

    New blog post.

    poleguy.com/blog/john-henry-an

    #AI #NoAI #AIcritic #slop #FPGA #verilog #vhdl

    #ai #noai #aicritic #slop #fpga #verilog
  44. PipelineC @[email protected] ·

    PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

    github.com/JulianKemmerer/Pipe

    #fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

    #fpga #asic #rtl #hdl #verilog #vhdl
  45. PipelineC @pipelinec ·

    PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

    github.com/JulianKemmerer/Pipe

    #fpga #asic #rtl #hdl #verilog #vhdl
  46. PipelineC @[email protected] ·

    PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

    github.com/JulianKemmerer/Pipe

    #fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

    #fpga #asic #rtl #hdl #verilog #vhdl
  47. PipelineC @[email protected] ·

    PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

    github.com/JulianKemmerer/Pipe

    #fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

    #eda #hls #vhdl #verilog #hdl #rtl
  48. PipelineC @[email protected] ·

    PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

    github.com/JulianKemmerer/Pipe

    #fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

    #fpga #asic #rtl #hdl #verilog #vhdl
  49. Habr @[email protected] ·

    Зачем нужен Design for Testability (DFT) и как его реализуют в FPGA

    Привет, Хабр! Меня зовут Антон Осетров, я разрабатываю СнК в компании

    habr.com/ru/companies/yadro/ar

    #dft #design_for_manufacturing #rtl #fpga #fpga+soc #verilog #testing #испытания #design_for_testability #atpg

    #atpg #design_for_testability #испытания #testing #verilog #fpga
  50. poleguy looking for lost tools @[email protected] ·

    Start rtl counter with a timer that is initialized 10 seconds from a 32bit wrap point so that the software handling of wrap-around is well exercised during development.

    #rtl #fpga #verilog #vhdl #xilinx #alchitry #eureka #protonpack #software #softwaredevelopment #hardware #embedded #fensterFreitag

    #rtl #fpga #verilog #vhdl #xilinx #alchitry