home.social

#verilog — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #verilog, aggregated by home.social.

  1. Flux @[email protected] ·

    Verilog hates you.

    If reg [7:0] wptr; and wptr=255 these expressions are completely different:

    wptr + 1 == 0
    wptr + 1'b1 == 0

    I blogged about this yet it still caught me out: "Verilog uses the width of the widest operand when evaluating an expression".

    The width of 1 is 32 bits because #Verilog.

    #verilog
  2. Habr @[email protected] ·

    [Перевод] Вайб‑кодинг для ПЛИС: как я собрал I2S FIFO‑реклокер без знания Verilog

    Вайб‑кодинг выглядит безобидно, пока речь идет о скриптах, лендингах и небольших сервисах. Но что будет, если попробовать с его помощью собрать проект для ПЛИС: с I2S, FIFO‑буфером, DSD, S/PDIF, UART, PSRAM и отладкой на реальном железе? Я проверил это на практике и почти без знания Verilog прошел путь от мигающего светодиода до рабочего FIFO‑реклокера для цифрового аудио. Получилась история о том, где ИИ действительно помогает инженеру, где уверенно ведет в тупик и почему в какой‑то момент все равно приходится доставать логический анализатор. Читать кейс

    habr.com/ru/companies/otus/art

    #ПЛИС #FPGA #Verilog #вайбкодинг #ИИ #I2S #FIFO #реклокинг #цифровое_аудио #отладка

    #отладка #цифровое_аудио #реклокинг #fifo #i2s #ии
  3. Habr @[email protected] ·

    Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

    Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

    habr.com/ru/articles/891814/

    #Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

    #uvm #utopia #yosys #fpga #gowin #systemverilog
  4. Markus Osterhoff @[email protected] ·

    Some #Taylor expansion of #sine and #cosine in #Verilog, fixed point arithmetic 🎉

    (With a little help from the large parrot machine.)

    #verilog #cosine #sine #taylor
  5. Markus Osterhoff @[email protected] ·

    Some #Taylor expansion of #sine and #cosine in #Verilog, fixed point arithmetic 🎉

    (With a little help from the large parrot machine.)

    #verilog #cosine #sine #taylor
  6. Markus Osterhoff @[email protected] ·

    Some #Taylor expansion of #sine and #cosine in #Verilog, fixed point arithmetic 🎉

    (With a little help from the large parrot machine.)

    #verilog #cosine #sine #taylor
  7. Tommy Þ @[email protected] ·

    AHHHH! I finally got a ring oscillator working on #ECP5 with the #Yosys / #Nextpnr tool chain (I’m not complaining, I’m happy they exist and I’m doing something unorthodox)

    You have to instantiate the inverters as LUTs directly *AND* you have to build the latest tools yourself (I had two different binaries segfault on the design).

    github.com/YosysHQ/nextpnr/iss
    #verilog #fpga #ncl #asynclogic

    #ecp5 #yosys #nextpnr #verilog #fpga #ncl
  8. Tommy Þ @[email protected] ·

    AHHHH! I finally got a ring oscillator working on #ECP5 with the #Yosys / #Nextpnr tool chain (I’m not complaining, I’m happy they exist and I’m doing something unorthodox)

    You have to instantiate the inverters as LUTs directly *AND* you have to build the latest tools yourself (I had two different binaries segfault on the design).

    github.com/YosysHQ/nextpnr/iss
    #verilog #fpga #ncl #asynclogic

    #ecp5 #yosys #nextpnr #verilog #fpga #ncl
  9. Tommy Þ @[email protected] ·

    AHHHH! I finally got a ring oscillator working on #ECP5 with the #Yosys / #Nextpnr tool chain (I’m not complaining, I’m happy they exist and I’m doing something unorthodox)

    You have to instantiate the inverters as LUTs directly *AND* you have to build the latest tools yourself (I had two different binaries segfault on the design).

    github.com/YosysHQ/nextpnr/iss
    #verilog #fpga #ncl #asynclogic

    #ecp5 #yosys #nextpnr #verilog #fpga #ncl
  10. Tommy Þ @[email protected] ·

    #verilog #fpga #yosys #nextpnr Oh no, nextpnr can't handle combinatorial loops? That's going to be a problem. (EDIT: just use —ignore-loops but my (old) nextpnr then segfaults)

    I got "ERROR: timing analysis failed due to presence of combinatorial loops, incomplete specification of timing ports, etc." but I don't care about timing analysis so maybe I can work around this?

    #verilog #fpga #yosys #nextpnr
  11. Tommy Þ @[email protected] ·

    #verilog #fpga #yosys #nextpnr Oh no, nextpnr can't handle combinatorial loops? That's going to be a problem. (EDIT: just use —ignore-loops but my (old) nextpnr then segfaults)

    I got "ERROR: timing analysis failed due to presence of combinatorial loops, incomplete specification of timing ports, etc." but I don't care about timing analysis so maybe I can work around this?

    #verilog #fpga #yosys #nextpnr