#verilog — Public Fediverse posts
Live and recent posts from across the Fediverse tagged #verilog, aggregated by home.social.
-
MLIR-to-RTL simulation flow: от linalg.matmul до systolic array
Привет! Хотел бы рассказать о своем MVP проекта hw-mlir-lab , где я использую MLIR для lowering операции умножения матриц ( matmul ) на systolic array, который я симулирую в Verilator.
https://habr.com/ru/articles/1045754/
#MLIR #verilog #verilator #rtl #asic #asic_design #compiler #hardware_acceleration #system_on_chip
-
Создаем I2C Master Controller на Verilog. Перенос на Zynq 7000 (bare-metal)
После успешной отладки на плате с Cyclone IV пришла пора перенести наработки на плату Zynq Mini c XC7Z020. В этой статье я опишу, каким образом можно организовать вывод нужной нам информации из PS-части Zynq на дисплей который подключен к EMIO на выводах PL. Сделаем обновленный модуль i2c_master_axi который добавляет сверху к уже разработанному ядру поддержку AXI4-Lite Slave, сделаем сборку проекта, подключим их к PS и проверим в bare-metal сценарии. После того как это будет все работать - переходить к Linux уже будет гораздо проще. Всем заинтересованным добро пожаловать под кат!
https://habr.com/ru/companies/beget/articles/1037124/
#zynq7000 #zynqmini #oled #ssd1306 #verilog #baremetal #tutorial #vivado #vitis
-
Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки
Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.
https://habr.com/ru/companies/yadro/articles/1026312/
#rtl #asic #asic_design #fpga #verification #verilog #systemverilog
-
Dabao board features open-source hardware Baochip-1x RISC-V MCU (Crowdfunding)
