home.social

#verilog — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #verilog, aggregated by home.social.

  1. Pawel @wozniakpawel ·

    I built a browser IDE that runs real open-source EDA tools. Write VHDL or SystemVerilog, hit run: GHDL/Icarus simulates it, Yosys synthesizes it, and you see the waveform and the netlist cell by cell. No install.

    Free fundamentals curriculum + engineering-flavored challenges, and a playground.

    risingedge.pro/

    #fpga #vhdl #verilog
  2. Open Source Electronics Wiki @[email protected] ·

    Which Verilog TMDS encoding library do you recommend that I use on the Ice Pi Zero? Here is my review of the options.

    wiki.pythonlinks.info/dvi-rtl-

    #Verilog #VHDL #tMDS #IcePiZero

    #verilog #vhdl #tmds #icepizero
  3. Habr @[email protected] ·

    MLIR-to-RTL simulation flow: от linalg.matmul до systolic array

    Привет! Хотел бы рассказать о своем MVP проекта hw-mlir-lab , где я использую MLIR для lowering операции умножения матриц ( matmul ) на systolic array, который я симулирую в Verilator.

    habr.com/ru/articles/1045754/

    #MLIR #verilog #verilator #rtl #asic #asic_design #compiler #hardware_acceleration #system_on_chip

    #system_on_chip #hardware_acceleration #compiler #asic_design #asic #rtl
  4. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Перенос на Zynq 7000 (bare-metal)

    После успешной отладки на плате с Cyclone IV пришла пора перенести наработки на плату Zynq Mini c XC7Z020. В этой статье я опишу, каким образом можно организовать вывод нужной нам информации из PS-части Zynq на дисплей который подключен к EMIO на выводах PL. Сделаем обновленный модуль i2c_master_axi который добавляет сверху к уже разработанному ядру поддержку AXI4-Lite Slave, сделаем сборку проекта, подключим их к PS и проверим в bare-metal сценарии. После того как это будет все работать - переходить к Linux уже будет гораздо проще. Всем заинтересованным добро пожаловать под кат!

    habr.com/ru/companies/beget/ar

    #zynq7000 #zynqmini #oled #ssd1306 #verilog #baremetal #tutorial #vivado #vitis

    #vitis #vivado #tutorial #baremetal #verilog #ssd1306
  5. Habr @[email protected] ·

    РАЗРАБОТКА ПАРАМЕТРИЗИРУЕМОГО МОДУЛЯ CORDIC-АЛГОРИТМА НА SYSTEM VERILOG

    В далеком 2011 году автором была опубликована статья «Реализация CORDIC-алгоритма на ПЛИС» [1]. В той статье приводится сначала математическое описание алгоритма, его суть. Показан пример расчета поворота вектора на плоскости сначала «на бумажке» согласно алгоритму, а затем сравнение результатов с расчетом «по калькулятору». Затем, показано создание структурной схемы проекта с rtl-описанием CORDIC-алгоритма и приведены листинги каждого модуля. Помимо этого были приведены основы создания проекта в среде ModelSim. Автор считает, что эта статья оказалась полезной для новичков в области программирования ПЛИС, так как на протяжении долгого периода времени, после публикации статьи приходили письма с вопросами и уточнениями на данную тему. Даже сейчас я часто встречаю на различных форумах на тему ПЛИС ссылки на данную работу. Но! Если математическая часть алгоритма однозначно является полезной, а также основы создания и структурированного ведения проекта для новичка, то использовать данное rtl-описание в различных проектах, адаптируя модули проекта по свои нужды крайне неудобно и неуклюже. По крайней мере, автор, когда заглядывает в это свое создание в прошлом, морщится и чувствует себя неловко. Поэтому появилось желание представить тот модуль CORDICа (для генерации гармонического сигнала в сфере радиолокации и связи), который автор использует в данный момент в различных проектах. Весь алгоритм реализован в одном sv-модуле, а, значит, его намного легче переносить из проекта в проект. Также он более прост в восприятии.

    habr.com/ru/articles/1038674/

    #FPGA #ПЛИС #Verilog #SystemVerilog #CORDIC #RTL

    #rtl #cordic #systemverilog #verilog #плис #fpga
  6. poleguy looking for lost tools @[email protected] ·

    Maybe you'll be my new boss? Come work for #Shure doing #FPGA #modem development in our #Wireless lab.

    I've been here 20 years. It's not bad. Ask me anything.

    careersus-shure.icims.com/jobs

    Put down my name and I'll get a referral bonus.

    #engineering #management #python #verilog #vhdl #proaudio #job #jobs #getfedihired #fedijobs #jobsearch #fedihire #illinois #chicago #askmeanything

    #shure #fpga #modem #wireless #engineering #management
  7. N-gated Hacker News @[email protected] ·

    👾 Oh, you designed a CPU in #Verilog for a calculator? How groundbreaking! 🚀 Next, maybe try inventing the wheel in Python while you're at it. 🛞🔄 Spoiler alert: the world already solved this in the 80s. 📟💾
    github.com/gdevic/FPGA-Calcula #CPUdesign #sarcasm #techhumor #innovation #80sretro #HackerNews #ngated

    #verilog #cpudesign #sarcasm #techhumor #innovation #80sretro
  8. Habr @[email protected] ·

    Перепрыгивание с языка на язык как тактика прохождения интервью

    В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM. Я задал вопрос про язык описания и верификации аппаратуры SystemVerilog. На это кандидат сказал, что он еще не освоил SystemVerilog, вписал его в резюме на будущее, но вообще использовал Verilog-95 и немного Verilog-2001. “Нет проблем”, - сказал я и задал вопрос по Verilog-95: “приведите примеры гонок (race conditions) при испрользовании верилога”. На это кандидат сказал, что вообще его опыт был больше связан с VHDL. “Блин, как он выкрутился” - подумал я, ведь в VHDL нет гонок как в верилоге из-за дизайна языка.

    habr.com/ru/articles/1033360/

    #SystemVerilog #verilog #Ada #VHDL #Jovial #Coral66 #IBM #Стенфорд #вопросы_на_собеседовании #внешний_вид

    #внешний_вид #вопросы_на_собеседовании #стенфорд #ibm #coral66 #jovial
  9. Habr @[email protected] ·

    Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

    Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

    habr.com/ru/companies/yadro/ar

    #rtl #asic #asic_design #fpga #verification #verilog #systemverilog

    #systemverilog #verilog #verification #fpga #asic_design #asic
  10. PypelineC @pipelinec ·

    Fun in the frequency domain 🤓 Camera pointed at it's own display also showing audio FFT for cool glitchy visualizer effect. Video processing all done in PipelineC hardware. And how?

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #dsp #rtl #hdl #hls
  11. Gray Beard @[email protected] ·

    SystemLisp - an HDL simulator written in Common Lisp

    github.com/systemlisp

    #lisp #commonlisp #hdl #rtl #verilog #design #verification #vhdl #systemverilog #vlsi #programming #fpga

    #lisp #commonlisp #hdl #rtl #verilog #design
  12. cnx-software.com [Unofficial] @[email protected] ·

    AERIS-10 open-source hardware radar can track multiple objects up to 20km away

    web.brid.gy/r/https://www.cnx-

    #hardware #stmicrostm32 #xilinxartix #diy #fpga #military
  13. PipelineC @[email protected] ·

    @nlnetlabs.bsky.social NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓 github.com/JulianKemmer... #hardware #fpga #rtl #hdl #hls #verilog #vhdl #cryptography #wireguard #pipelinec

    #hardware #fpga #rtl #hdl #hls #verilog
  14. PypelineC @pipelinec ·

    @nlnet NLnet Foundation funded open source WireGuard router in FPGA. Featuring PipelineC for cryptography blocks 🤓

    github.com/JulianKemmerer/Pipe

    #hardware #fpga #rtl #hdl #hls #verilog
  15. poleguy looking for lost tools @[email protected] ·

    New blog post.

    poleguy.com/blog/john-henry-an

    #AI #NoAI #AIcritic #slop #FPGA #verilog #vhdl

    #ai #noai #aicritic #slop #fpga #verilog
  16. PypelineC @pipelinec ·

    PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

    github.com/JulianKemmerer/Pipe

    #fpga #asic #rtl #hdl #verilog #vhdl
  17. cnx-software.com [Unofficial] @[email protected] ·

    Dabao board features open-source hardware Baochip-1x RISC-V MCU (Crowdfunding)

    web.brid.gy/r/https://www.cnx-

    #hardware #processors #crowdsupply #developmentboard #opensource #riscv
  18. poleguy looking for lost tools @[email protected] ·

    Start rtl counter with a timer that is initialized 10 seconds from a 32bit wrap point so that the software handling of wrap-around is well exercised during development.

    #rtl #fpga #verilog #vhdl #xilinx #alchitry #eureka #protonpack #software #softwaredevelopment #hardware #embedded #fensterFreitag

    #rtl #fpga #verilog #vhdl #xilinx #alchitry
  19. Patrick :neocat_flag_bi: @[email protected] ·

    One Open-source Project Daily

    Digital logic design tool and simulator

    https://github.com/logisim-evolution/logisim-evolution

    #1ospd #opensource #circuit #circuits #digitalcircuit #digitalcircuits #digitallogic #digitallogicdesign #education #fpga #logic #logisim #logisimevolution #simulator #timingdiagram #verilog #vhdl

    #1ospd #opensource #circuit #circuits #digitalcircuit #digitalcircuits
  20. e_es @[email protected] ·

    the first example was to old, the #yosys Software changed the last years. But now I get an example to work. Nearly everything worked out of the box. After adding a udev/rules.d even programming worked!!! #Yeah

    #Opensource #fpga #vhdl #verilog

    #yosys #yeah #opensource #fpga #vhdl #verilog
  21. Topaz 🐇 @[email protected] ·

    OK this is pretty cool. A project called DigitalJS can give you a visual layout of all of the logic that'll go into a Verilog design, using Yosys to do the generation. Being able to see what's being ultimately produced helps me, a much more visual person, understand when I've flubbed something that generates too much logic. I already optimized one piece of the display RAM using it. It's at digitaljs.tilk.eu/ but you can also run it locally. #fpga #verilog #ulx3s

    #fpga #verilog #ulx3s
  22. Habr @[email protected] ·

    Армения посреди Америки, Китая и России: отчет с EDA Connect 2025

    Мысль, что Армения удобна тем, что соединяется и с Америкой, и с Китаем - высказал мне один из китайских участников конференции EDA Connect . А мысль, что Армения соединяется еще и с Россией - возникала естественно при просмотре докладов о логическом синтезаторе, статическом анализаторе и верификации с помощью UVM. Помимо докладов, при конференции прошел хакатон по Verilog и FPGA , на который пришли студенты из Ереванского университета, русско-армянского университета, американо-армянского, французско-армянского, европейско-армянского, и других университетов. Занятно, что второй день хакатона проходил в комнате напротив зала, где большое начальство встречалось с Премьер-Министром Армении. Один из студентов хакатона перепутал дверь, и его перенаправила секьюрити.

    habr.com/ru/articles/891814/

    #Армения #Synopsys #Mentor_Graphics #Verilog #SystemVerilog #Gowin #FPGA #Yosys #Utopia #UVM

    #uvm #utopia #yosys #fpga #gowin #systemverilog
  23. Tommy Þ @[email protected] ·

    I was curious about #Bluespec but I couldn't find even a "blink LED" example, so I finally wrote my own. This doesn't show any of the strengths of Bluespec, but this does blink LEDs (on the #ULX3S #FPGA dev kit). The generated #Verilog looks fine.

    github.com/tommythorn/bluespec

    #bluespec #ulx3s #fpga #verilog