home.social

#verilog — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #verilog, aggregated by home.social.

  1. Flux @[email protected] ·

    Verilog hates you.

    If reg [7:0] wptr; and wptr=255 these expressions are completely different:

    wptr + 1 == 0
    wptr + 1'b1 == 0

    I blogged about this yet it still caught me out: "Verilog uses the width of the widest operand when evaluating an expression".

    The width of 1 is 32 bits because #Verilog.

    #verilog
  2. Habr @[email protected] ·

    Создаем I2C Master Controller на Verilog. Перенос на Zynq 7000 (bare-metal)

    После успешной отладки на плате с Cyclone IV пришла пора перенести наработки на плату Zynq Mini c XC7Z020. В этой статье я опишу, каким образом можно организовать вывод нужной нам информации из PS-части Zynq на дисплей который подключен к EMIO на выводах PL. Сделаем обновленный модуль i2c_master_axi который добавляет сверху к уже разработанному ядру поддержку AXI4-Lite Slave, сделаем сборку проекта, подключим их к PS и проверим в bare-metal сценарии. После того как это будет все работать - переходить к Linux уже будет гораздо проще. Всем заинтересованным добро пожаловать под кат!

    habr.com/ru/companies/beget/ar

    #zynq7000 #zynqmini #oled #ssd1306 #verilog #baremetal #tutorial #vivado #vitis

    #vitis #vivado #tutorial #baremetal #verilog #ssd1306
  3. Habr @[email protected] ·

    PAL видеоадаптер на FPGA с буфером кадра

    Наверное, каждый второй разработчик на ПЛИС в начале своего пути пытался визуализировать работу своих схем. Кто-то подключал TFT-дисплей, кто-то — VGA монитор. А у меня под рукой оказался только телевизор с композитным входом. Ну что ж, работаем с тем, что есть!

    habr.com/ru/articles/882626/

    #ПЛИС #FPGA #CPLD #Видеоадаптер #Видеогенератор #VGA #PAL #Буфер_кадра #Bad_Apple #Verilog

    #verilog #bad_apple #буфер_кадра #pal #vga #видеогенератор
  4. Habr @[email protected] ·

    Дэвид Харрис, автор «Цифровой схемотехники и архитектуры компьютера», ответил на вопросы про его следущую книгу и вообще

    Встретился на ланч с Дэвидом Харрисом, автором (вместе с Сарой Харрис) популярного учебника "Цифровая Схемотехника и Архитектура Компьютера" , который за последние 10 лет помог закрыть монументальную дыру в техническом образовании десятков вузов России и Украины. До этого учебника во многих вузах сразу после триггеров шло программирование микроконтроллеров, то есть раньше у многих студентов вообще не возникала база для проектирования современных чипов по маршруту RTL-to-GDSII, технологии, которая за последние 30 лет привела нас к смартфонам, быстрому интернету и ускорителям ИИ. Учебник Дэвида активно используется на Школе Синтеза Цифровых Схем , которую поддерживают 24 российских и 1 белорусский университет. Регистрация на новый сезон Школы только что открылась .

    habr.com/ru/articles/841598/

    #харрис_&_харрис #Verilog #verilog_meetup #школа_синтеза_цифровых_схем #vhdl #процессоры #asic #fpga #maker_faire #цифровая_схемотехника

    #цифровая_схемотехника #maker_faire #fpga #asic #процессоры #vhdl
  5. Markus Osterhoff @[email protected] ·

    Some #Taylor expansion of #sine and #cosine in #Verilog, fixed point arithmetic 🎉

    (With a little help from the large parrot machine.)

    #verilog #cosine #sine #taylor