#asic — Public Fediverse posts

The AI compute market is splitting: training stays on NVDA GPUs, inference fragments to custom ASICs (AVGO, MRVL). If you believe inference volume >> training volume long-term, the ASIC layer captures more margin than the GPU layer.

#Semiconductors #ASIC #AIInfrastructure

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

🗓️ Verification Academy Live BRNO
May 21 2026 in Brno, Czech Republic

Three main topics on the table:
- Questa One & faster verification closure
- Static/formal verification
- AI in verification workflows

In-person only. Brno University of Technology, Bozetechova, Room A112.

https://verificationacademy.com/topics/verification-academy-live/brno-university-of-technology/

#QuestaOne #SystemVerilog #UVM #FPGA #ASIC #FormalVerification #SiemensEDA

Энергоэффективность ASIC под пристальным взглядом: что J/TH показывает в реальности и где обманывает паспорт

Энергоэффективность — единственная метрика, которая в долгом периоде определяет, заработает ли ваша майнинг-ферма деньги. Хешрейт можно нарастить, цена монеты не зависит от вас, а вот сколько джоулей уходит на терахеш — это то, на что вы реально влияете и что напрямую превращается в счёт за электричество. Производитель печатает в паспорте красивую цифру J/TH, отзывы соседей в чатах называют другие числа, а ваша ферма третий месяц показывает в отчётах четвёртые. Эта статья — о том, почему так получается, какие три разных J/TH вы вообще измеряете, как мы ловили реальные значения на тестовом стенде и что из этого следует для эксплуатации.

https://habr.com/ru/articles/1033398/

#энергоэффективность #undervolt #autotuning #прошивки #ASIC #тестовый_стенд #мониторинг

Сравнили системы мониторинга ASIC-майнеров: Hive OS, Awesome Miner и Monito

Когда у тебя 40 ASIC-ов на двух площадках, а часть стоит у хостера, без системы мониторинга начинаются проблемы. Перегрев замечаешь через сутки, падение хешрейта на одной плате — через неделю. Я полгода назад оказался в этой ситуации и перебрал три варианта: Hive OS с ASIC Hub, Awesome Miner и Monito. Рассказываю, чем они реально отличаются, и почему “лучшая система мониторинга” — это вопрос вашего сценария, а не списка фич.

https://habr.com/ru/articles/1033384/

#ASIC #майнинг #мониторинг_оборудования #Hive_OS #Awesome_Miner #Monito #ферма_ASIC #хостинг_майнинга

You know what pisses me off? We knew this already from #crypto.

Once the #ASIC took over for the #GPU, much less - albeit still an insane amount - of energy was wasted in the process.

Now that hardware is catching up to software, consider all the unnecessary disruption and destruction caused by the #SiliconValley #AI agenda - how many businesses, communities and economies suffered needlessly.

Anthropic in early talks to buy DRAM-less AI inference chips from UK startup
https://www.tomshardware.com/tech-industry/artificial-intelligence/anthropic-in-early-talks-to-buy-inference-chips-from-uk-startup-fractile

wafer.space bare dies and CoB have arrived! 🎉

These are from my open-source FABulous FPGA, which was part of the first shuttle run.
It's a small FPGA with 480x LC, 6x MAC, 12x register files and 6x SRAM. The source files are available in the repository: https://github.com/mole99/gf180mcu-fabulous-fpga

#OpenSource #ASIC #FPGA

If you ever have free or cheap electricity, that is the time to run a cryptocurrency (Bitcoin, etc) mining machine (an ASIC, a machine with lots of GPUs, etc). It doesn't need a fast Internet connection, and it can earn you a lot of easy money in mining fees.

https://www.theguardian.com/environment/2026/apr/14/uk-households-power-renewables-soar
#electricity #crypto #cryptocurrency #bitcoin #mining #asic #gpu #internet #energy #renewable #money

Of late, many #IT coders I know have begun expressing their interest in #MCU, #FPGA, and #ASIC, along with #electronic design and interfacing.

This lot had never expressed any interest in computing concepts that are below high-level #programming constructs in JavaScript and Python. But now, their MBA-shod managers have commanded them to find ways to reduce the power consumption of their #AI-infused systems.

I can already imagine this interaction:

"ChatGPT, design me an AI system that consumes less power—I don't know how much less, but less, nonetheless."

G'luck!

Как ускорить верификацию: советы для инженеров и менеджеров аппаратной разработки

Привет, Хабр! Меня зовут Алина, я руковожу группой модульной верификации в YADRO. Свой путь в отрасли я начинала со схемотехники и разработки RTL под FPGA. На Хабре даже есть моя статья про использование опций синтеза в Vivado, написанная еще до того, как различные стратегии на основе AI стали нормой. В черновиках лежит вторая часть той статьи, где я делаю вид, что понимаю математику, которая лежит в основе синтеза цифровой схемы из RTL :) Однако тот текст так и остался черновиком, а я ушла в верификацию и работаю в ней уже больше шести лет. Скорость верификации IP-компонентов зависит не только от верификаторов. Чтобы ее увеличить, ряд полезных практик в свою работу могут внедрить и соседние команды — управления проектами, RTL-дизайна и архитектуры. Далее в статье я такими практиками поделюсь.

https://habr.com/ru/companies/yadro/articles/1026312/

#rtl #asic #asic_design #fpga #verification #verilog #systemverilog

https://www.europesays.com/be-nl/48263/ FPGA-ontwikkelaar beweert dat Plaion’s NeoGeo AES+ in feite een “lokkertje” is #ASIC #BE #België #Belgium #cartridges #CRT #emulatie #FPGA #Furrtek #HDMI #informations #Jotego #MiSTer #NEOGEOAES+ #Nieuws #overzichten #Plaion #reproductie #RetroConsole #RGB #Science #ScienceAndTechnology #ScienceAndTechnology #SNK #Technologie #Technology #testrapporten #Wetenschap #WetenschapEnTechnologie #WetenschapTechnologie

Чип размером с приусадебный участок

Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

https://habr.com/ru/articles/1024812/

#AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

Чип размером с приусадебный участок

Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

https://habr.com/ru/articles/1024812/

#AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

Чип размером с приусадебный участок

Может начать рисовать комиксы против проповедников ИИ, которые говорят "не смотри в генерируемый код, просто проверяй его в тестовом стенде"? Ниже первый эксерсиз. ИИ не поняло как контролировать поток данных, поэтому оно сделало внутри сгенеренного им дизайна гиганскую очередь, которая сохраняла просто напросто все транзакции которые поступали от теста, и потом их по ходу дела использовало. В тесте было около 10 тысяч транзакций. Я удвоил их количество - все тут же взорвалось - переполнение очереди - утеря данных - ошибка проверки против написанной вручную транзакционной модели. А ведь если поставить такой блок в реальное устройство, там накрутится за полчаса триллион транзакций (гигагерц - миллиард в секунду - умножить на 20 минут по 60 секунд = 1200 миллиардов). Это что же - поставить в чип двести триллионов D-триггеров для flop-based FIFO которое оно сгенерило? А если рассматривать худший сценарий работы за сутки - ставить квадриллион D-триггеров? Это чип размером с приусадебный участок. Сделал в LinkedIn пост на английском:

https://habr.com/ru/articles/1024812/

#AI #ML #SystemVerilog #FIFO #приколы_про_ИИ #ASIC #FPGA #flow_control_unit #hftтрейдинг

Die NEOGEO AES+ ist da: #ASIC statt Emulation, alte Cartridges laufen nativ. Dazu A/V für Röhren-TV und HDMI für heute. Vorbestellung läuft, Start am 12.11.2026. #NEOGEO #SNK #Gaming #Konsole #Arcade #AES https://winfuture.de/news,158165.html?utm_source=Mastodon&utm_medium=ManualStatus&utm_campaign=SocialMedia

Die NEOGEO AES+ ist da: #ASIC statt Emulation, alte Cartridges laufen nativ. Dazu A/V für Röhren-TV und HDMI für heute. Vorbestellung läuft, Start am 12.11.2026. #NEOGEO #SNK #Gaming #Konsole #Arcade #AES https://winfuture.de/news,158165.html?utm_source=Mastodon&utm_medium=ManualStatus&utm_campaign=SocialMedia

Die NEOGEO AES+ ist da: #ASIC statt Emulation, alte Cartridges laufen nativ. Dazu A/V für Röhren-TV und HDMI für heute. Vorbestellung läuft, Start am 12.11.2026. #NEOGEO #SNK #Gaming #Konsole #Arcade #AES https://winfuture.de/news,158165.html?utm_source=Mastodon&utm_medium=ManualStatus&utm_campaign=SocialMedia

Die NEOGEO AES+ ist da: #ASIC statt Emulation, alte Cartridges laufen nativ. Dazu A/V für Röhren-TV und HDMI für heute. Vorbestellung läuft, Start am 12.11.2026. #NEOGEO #SNK #Gaming #Konsole #Arcade #AES https://winfuture.de/news,158165.html?utm_source=Mastodon&utm_medium=ManualStatus&utm_campaign=SocialMedia

Die NEOGEO AES+ ist da: #ASIC statt Emulation, alte Cartridges laufen nativ. Dazu A/V für Röhren-TV und HDMI für heute. Vorbestellung läuft, Start am 12.11.2026. #NEOGEO #SNK #Gaming #Konsole #Arcade #AES https://winfuture.de/news,158165.html?utm_source=Mastodon&utm_medium=ManualStatus&utm_campaign=SocialMedia

Greyhound is alive! 🐶

Last week, I posted about soldering my custom chips onto breakout boards. Now, I can finally say that Greyhound is working 🎉
If the video below doesn't work, you can also view it on Peertube: https://makertube.net/w/3rQ8a7WxTYcr1BQY9nCUat

I'm incredibly happy that Greyhound is no longer just theoretical, but that it can run examples on its FPGA in the real world 🤩

Greyhound repository: https://github.com/mole99/greyhound-ihp

#FPGA #ASIC

Мост для ко-симуляции в Icarus Verilog и NGSpice

Автор: Cyberflex (по мотивам реальной разработки бриджа для Ко-симуляции " MixFighter" ) Как мы сделали мост между Icarus Verilog и NGSpice: две разных реализации архитектуры.

https://habr.com/ru/articles/1023270/

#IcarusVerilog #SPICE #NGSPIice #Cosimulation #Mixed_simulation #asic #verilog #netlist

Формальная верификация «для богатых»: используем Jasper C2RTL App из Cadence JasperGold

Приве! Меня зовут Андрей, я занимаюсь в YADRO верификацией аппаратного обеспечения. В разработке цифровых устройств (GPU, CPU, AI-ускорители) большое внимание уделяют трактам обработки данных (datapath). Архитекторы создают эталонные модели блоков на языках высокого уровня (C/C++), чтобы быстрее проводить архитектурные исследования и отладку алгоритмов — например, операции с плавающей точкой, полиномы, матричные умножения. Однако конечная реализация выполняется на RTL (Verilog/SystemVerilog). После реализации в виде RTL-кода всегда хочется проверить соответствие итогового дизайна оригинальной модели. В этот момент в мире ASIC-разработки часто начинают думать сразу о UVM, корнер-кейсах и прочих долгих прелюдиях перед оформлением багов. В качестве альтернативы здесь выступает формальная верификация. Если вы работаете в небольшом стартапе, то, скорее всего, вам нужен маршрут формальной верификации, описанный моим коллегой в статье «Формальная верификация „для бедных“: выбираем open-source решение» . Но если вам повезло работать в крупной полупроводниковой компании с доступом к коммерческим инструментам формальной верификации, то можно подумать о проверке логической эквивалентности между C и RTL-кодом. Один из популярных инструментов для такой проверки — это Jasper C2RTL App в составе платформы Cadence JasperGold. По механике он очень похож на известные многим инструменты LEC и SEC, но в качестве эталонной реализации здесь выступает код на C. В этой статье мы рассмотрим, как работает C2RTL, из каких этапов состоит процесс верификации с ним, как формируются проверки (ассерты) и с какими ограничениями здесь сталкиваются инженеры.

https://habr.com/ru/companies/yadro/articles/1022818/

#формальная_верификация #rtl #asic #cadence #jasper

The next step is testing the chips. However, I need more time to setup the development environment. Stay tuned!

Thanks to @tnt for his soldering advice and for sharing his Tiny Tapeout IHP Breakout board, which I forked for the Greyhound Breakout PCB.

You can watch his bringup of the IHP 25A Tiny Tapeout chip here: https://www.youtube.com/watch?v=l0BNbLQ6u8g

#ASIC #OpenSource #Chip

Marvell's ambitious $15B AI ASIC growth target reveals real structural demand, but significant execution risks remain. Analysis examines scaling complexity, memory market volatility, and the organizational challenges of chiplet adoption. https://post.kapualabs.com/yejrydav #Semiconductors #AI #ASIC #Investing $MRVL $AVGO

Appleの独自チップ「Baltra」の全貌：GoogleとNVIDIAを切り離し年間10億ドルのAI依存を断つ

https://xenospectrum.com/apple-baltra-asic-inhouse-design/

English – The Conversation | Australia’s biggest stock exchange needs tougher competition, or we all risk paying the price by Helen Bird, Industry Fellow, Corporate Governance & Senior Lecturer, Swinburne Law School, Swinburne University of Technology

Almost every Australian has a stake in how well the Australian Securities Exchange (ASX) works. Most working adults have superannuation savings invested in companies listed on the ASX, which together are valued at more than A$3 trillion.

If you’re among the millions of members of big super funds AustralianSuper and UniSuper, those industry funds are some of the biggest investors in the publicly listed ASX itself. So you could also have a direct stake in the ASX too.

Yet after a decade of costly technology failures, outages and embarrassing mix-ups, an independent report has just found the “ASX is at serious risk of falling further behind without a fundamental reset”.

What the corporate watchdog found

The ASX’s lack of competition

Beyond new tech, investors need to demand change

Read more: https://theconversation.com/australias-biggest-stock-exchange-needs-tougher-competition-or-we-all-risk-paying-the-price-279839

#australiansecuritiesexchange #asx #australiansecuritiesandinvestmentscommission #asic #chess

#Psion SSDs are basically made up of a single #ASIC and between one and eight storage chips. These chips could be ROM, battery-backed DRAM, battery-backed PS-RAM, or two different types of flash.

Psion used two different custom ASICs for their SSDs. The earliest ones use ASIC5, the later ones ASIC4.

Why 5 then 4? From what I gather, ASIC4 and ASIC5 were planned at roughly the same time, but ASIC4 went through a few changes before production, so was delayed. ASIC4 was originally meant to be a cut-down ASIC5 with just the storage parts remaining - things like the RS232 interface were removed. However, as time went on, ASIC4 had a few features added. It kept compatibility with ASIC5's storage mode, but added some more ASIC4-specific modes for use with peripherals.

I actually have two Psion Games 2 SSDs - one with ASIC4 and one with ASIC5. This is great for testing. However, these ROM SSDs didn't show up the edge case that cause this fault, as we shall see.

And another chip submitted for tapeout - HeiChips 🎉

This one has been in the works for some time, but since the shuttle was canceled last fall, it was postponed to a later one.

It's an open-source chip featuring user projects created by participants of the HeiChips Summer School 2025 (https://heichips.github.io/). How cool is that?
The chip uses 9mm² of silicon on SG13CMOS and has been submitted to IHP's Low-Cost MPW shuttle (https://dk.ihp-microelectronics.com/OpenSourceRequest.php).

More below ⬇️

#FPGA #ASIC #OpenSource

На «РусКрипто’2026» рассказали, как защитить пароли от взлома на ASIC и FPGA

С 24 по 27 марта в Подмосковье проходит ежегодная международная конференция «РусКрипто’2026», отражающая развитие криптографии и информационной безопасности. В этом году многие участники затрагивали вопросы цифрового суверенитета и построения доверенной цифровой среды. Особый интерес вызвал доклад сотрудников лаборатории криптографии компании «Криптонит» Анастасии Чичаевой и Степана Давыдова, посвящённый защите от взлома на специализированном «железе». В своём выступлении Анастасия Чичаева рассказала о современных подходах к построению и анализу так называемых memory-hard functions (MHF) — криптографических функций, требовательных к объёму памяти. Они становятся эффективным противодействием использованию специализированных вычислителей для перебора паролей и вырабатываемых из них ключей. К таким устройствам относят ASIC (специализированные интегральные схемы) и FPGA (программируемые логические интегральные схемы). Те и другие можно «заточить» на параллельное выполнение алгоритмов одного типа (например — хэширования) и достичь большей эффективности, чем , при использовании процессоров общего назначения. Следовательно, ASIC и FPGA существенно снижают затраты на проведение атак методом перебора. При этом у них ограниченный объём памяти (особенно у ASIC), и это свойство можно использовать в стратегии защиты. Memory-hard функции как раз устроены так, что для их вычисления требуется значительный объём памяти, поэтому их применение делает массовый перебор паролей на специализированных вычислителях экономически невыгодным, а это – универсальная стратегия защиты.

https://habr.com/ru/companies/kryptonite/articles/1015358/

#Memoryhard_functions #MHF #ASIC #FPGA #Scrypt #Argon2 #bruteforce #password

A Tiny FABulous FPGA on Tiny Tapeout? It's more likely than you think!

Yesterday the TTIHP26a shuttle (https://app.tinytapeout.com/shuttles/ttihp26a) from #TinyTapeout has closed. In it, hundreds of incredible projects.
You can view the full shuttle and its designs here: https://app.tinytapeout.com/projects/3744

I had the opportunity to submit an FPGA, which I created using my FABulous LibreLane plugin. For this fabric, I developed a "tiny" tile library that better fits the constraints of Tiny Tapeout.

#FPGA #ASIC #TinyTapeout

Конец эпохи вероятностного ИИ: почему гонка за GPU от Nvidia — это архитектурный тупик

Индустрия генеративного искусственного интеллекта больна . Симптомы этой болезни видны невооруженным глазом: шесть пальцев на руках, нарушенная геометрия объектов в движении и рассинхрон звука с артикуляцией (AV-desync). Но вместо того, чтобы лечить причину математикой , техногиганты пытаются заглушить боль грубой силой, заливая проблему деньгами и сжигая мегаватты энергии на кластерах Nvidia H100 . Сегодня мы наблюдаем классическую архитектурную ошибку: попытку решить фундаментальный математический изъян экстенсивным наращиванием "железа". И эта гонка приведет к неизбежному краху текущей бизнес-модели монополистов.

https://habr.com/ru/articles/1014130/

#генеративный_ИИ #инференс #галлюцинации_нейросетей #архитектура_ИИ #оптимизация_вычислений #детерминированные_алгоритмы #ASIC #GPU #Nvidia #WebAssembly

Our workshop Languages and Tools for Accelerator Design is next week on March 23. We finally published the schedule over at https://capra.cs.cornell.edu/latte26/, and all the papers are online if you want to start reading already!

Attend on Zoom or in person if you're at ASPLOS this year!

#fpga #asic

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

Выступил отрицателем AI на конференции SNUG Silicon Valley

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 фактов как десятки студентов мучали ИИ чтобы решить мои задачки. Одну задачку ИИ решил лишь через полгода после выкладывания решений в интернет, другую за два месяца, потом пошла третья. При этом задачки были довольно банальные - мы в Самсунге даем делать такие статические конвейеры с контролем потока данных практикантам. Вот постер, сопровождающий мою статью:

https://habr.com/ru/articles/1010978/

#SNUG #Synopsys #Silicon_Valley #школа_синтеза_цифровых_схем #SystemVerilog #ASIC #FPGA #Samsung #задачи_на_собеседованиях #VHDL

PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Latchup-Solutions

#fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Latchup-Solutions

#fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Latchup-Solutions

#fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Latchup-Solutions

#fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

PipelineC holds the throughput lead on Latchup.app. For now! How does your design stack up against a pipelining tool? Far too time consuming and fun of a site 🤓 Look forward to seeing competing solutions.

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Latchup-Solutions

#fpga #asic #rtl #hdl #verilog #vhdl #hls #eda

Australian Jewish Association promoting the selling of stolen Palestinian land. "Israel real estate comes to Sydney - an exclusive evening of opportunity". AJA is positioned in the material as a partner of Noam Homes

MWM reports that ASIC is inquiring into the scheme.

https://michaelwest.com.au/israel-lobby-sells-stolen-palestinian-land-to-australian-investors/

#realestate #asic #aja #israel #gaza #palestine

Check out PipelineC #HDL Advent of FPGA #hardware solutions: high perf, deeply pipelined, multiple #FPGA platforms, 10's Gbit per sec throughput, easily scales: variable latency off chip mem, faster off chip IO and more resources.

https://github.com/JulianKemmerer/PipelineC/wiki/Example:-Advent-of-Code-2025

#rtl #hls #verilog #vhdl #asic #eda

Got my latest beast of a machine - Bitmain Antminer S21+ HYD - 338 TH/s Bitcoin ASIC miner installed yesterday which brings my total #Bitcoin hashrate to 578 TH/s ... FUCK YEAH!!! ... 😎

#BitcoinMining #HashRate #ASIC #ProofOfWork #PoW #Bitmain #Antminer

«Если ты не страдал — ты не считаешься ПЛИСоводом»: подкаст «Битовые маски» с Михаилом Коробковым

В подкасте «Битовые Маски» ведущие Лена Лепилкина и Антон Афанасьев обсуждают с экспертами системное программирование и разработку «железа». В 25-м выпуске гостем стал Михаил Коробков — создатель сообщества FPGA-Systems и одноименного журнала, ПЛИСовод-энтузиаст и по совместительству старший инженер по разработке СнК Погружаемся в ПЛИСоводство →

https://habr.com/ru/companies/yadro/articles/992190/

#fpgasystems #fpga #asic #xilinx #altera #плис #lattice #embedded_fpga #highlevel_synthesis #efpga

Treasurer asks ASIC to restrict public access to company directors’ home addresses

The Australian Securities and Investments Commission has moved to dramatically restrict public access to the residential addresses of…
#NewsBeep #News #Business #address #asic #AU #Australia #australiansecuritiesandinvestmentscommission #companydirectors #jimchalmers #privacy #restrictions #safety #Treasurer
https://www.newsbeep.com/au/455325/

Two Weeks Until Tapeout
https://essenceia.github.io/projects/two_weeks_until_tapeout/
#ycombinator #asic #gf180 #180nm #rtl #verilog #JTAG #DFT #systolic_array #arithmetic