#verilator — Public Fediverse posts

Создаем I2C Master Controller на Verilog. Тестируем ядро

По результатам написания прошлой статьи у нас получился объемный модуль для реализации функций низкоуровневого управления шиной I2C, который формирует управление линиями SCL/SDA, поддерживает мониторинг шины, ведет передачу и прием данных. В этой статье я предлагаю организовать полноценное вдумчивое тестирование всего что получилось. Всем заинтересованным - добро пожаловать под кат! 🙂

https://habr.com/ru/companies/beget/articles/1024342/

#verilog #verilator #iverilog #gtkwave #i2c_master_controller #testbench #icarus_verilog

Создаем I2C Master Controller на Verilog. Тестируем ядро

По результатам написания прошлой статьи у нас получился объемный модуль для реализации функций низкоуровневого управления шиной I2C, который формирует управление линиями SCL/SDA, поддерживает мониторинг шины, ведет передачу и прием данных. В этой статье я предлагаю организовать полноценное вдумчивое тестирование всего что получилось. Всем заинтересованным - добро пожаловать под кат! 🙂

https://habr.com/ru/companies/beget/articles/1024342/

#verilog #verilator #iverilog #gtkwave #i2c_master_controller #testbench #icarus_verilog

Создаем I2C Master Controller на Verilog. Тестируем ядро

По результатам написания прошлой статьи у нас получился объемный модуль для реализации функций низкоуровневого управления шиной I2C, который формирует управление линиями SCL/SDA, поддерживает мониторинг шины, ведет передачу и прием данных. В этой статье я предлагаю организовать полноценное вдумчивое тестирование всего что получилось. Всем заинтересованным - добро пожаловать под кат! 🙂

https://habr.com/ru/companies/beget/articles/1024342/

#verilog #verilator #iverilog #gtkwave #i2c_master_controller #testbench #icarus_verilog

Создаем I2C Master Controller на Verilog. Тестируем ядро

По результатам написания прошлой статьи у нас получился объемный модуль для реализации функций низкоуровневого управления шиной I2C, который формирует управление линиями SCL/SDA, поддерживает мониторинг шины, ведет передачу и прием данных. В этой статье я предлагаю организовать полноценное вдумчивое тестирование всего что получилось. Всем заинтересованным - добро пожаловать под кат! 🙂

https://habr.com/ru/companies/beget/articles/1024342/

#verilog #verilator #iverilog #gtkwave #i2c_master_controller #testbench #icarus_verilog

Making it match the sim.

Clock shows one clock between last data transition and rising edge of we_n, scope shows two.

Getting closer!

#protonpack #FPGA #Alchitry #Verilator #verilog

This week experimented with adding a matmul & sorting accelerators (and opcodes for both) to PicoRV32 using the PCPI interface. Also added support for those ops to the Spike RISCV simulator. Yes, Claude helped a huge amount with these tasks which would've likely taken weeks otherwise. The design simulates (Verilator) & sythesizes (yosys) and I can generate a bitstream for both GateMateA1 and ECP5 (OrangeCrab board)

#FPGA #yosys #verilator

It turns out I already had the verilator lint support installed in my #vscode

https://github.com/Migilint/vscode-verilog-linter

And once I compiled/installed #verilator (and set up the path, which unfortunately seems to be manual), it is integrated nicely. It doesn't seem to run automatically though as I type.

#codium #fpga #verilog

Из студентов в инженеры: как перестать бояться и полюбить системную верификацию

Привет, Хабр! На связи Михаил Степанов, инженер в группе функциональной верификации YADRO. Еще в прошлом году мы с моим коллегой Романом Казаченко участвовали в хакатоне по разработке микропроцессоров как студенты, а сейчас — помогаем с задачами для SoC Design Challenge как сотрудники компании-организатора. В статье расскажем, что ждет участников трека «Системная верификация СнК» в этом году и как подготовиться к этому испытанию. Если вы не планируете участвовать в хакатоне, но вам интересно, как инженеры тестируют системы на кристалле перед запуском в производство, эта статья тоже будет вам полезна. На примере заданий хакатона я кратко объясню, что такое системная верификация, из каких блоков состоят СнК и какие инструменты используются для их тестирования.

https://habr.com/ru/companies/yadro/articles/885854/

#SoC_design #функциональная_верификация #системная_верификация #QEMU #verilog #verilator #система_на_кристалле #хакатон #SoC_Design_Challenge

Exciting update for the ROHD community! We're pleased to announce the release of ROHD Cosim v0.3.0, now supporting in/out ports and Verilator for enhanced simulation. Also, ROHD v0.6.2 is out, featuring some bug fixes and improved adder syntax in SystemVerilog. https://buff.ly/3WLth4y #rohd #opensource #hardware #hdl #cosim #verilator

I think that it is very hard to debug complex #verilog circuits. So many things happening at the same time. So I am about to start writing C++ consistency checks for the #Verilator simulator. If this signal is this way, then that signal should be that way. Run a test, if it fails, guess at the bug, write a consistency test, and run it again.

Very different from testing each block, sadly the #J1 CPU + #Forth is one complex circuit.
#Mecrisp