home.social
Sign in Create account

#vivado — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #vivado, aggregated by home.social.

  1. Habr @[email protected] ·

    Запуск Vivado 2019.1 на Orange Pi 3 LTS через QEMU

    Если вам интересно как выглядит работа Vivado на одноядерном ARM процессоре с частотой 1.8 ГГц, и 2 Гб ОЗУ, то я вам это покажу, и расскажу, как я запустил и успешно прошил плату (ДА! Собрал проект и прошил).

    habr.com/ru/articles/1033766/

    #Vivado #Xilinx #FPGA #OrangePi #Orange_Pi_3 #QEMU

    #qemu #orange_pi_3 #orangepi #fpga #xilinx #vivado
  2. Habr @[email protected] ·

    Запуск Vivado 2019.1 на Orange Pi 3 LTS через QEMU

    Если вам интересно как выглядит работа Vivado на одноядерном ARM процессоре с частотой 1.8 ГГц, и 2 Гб ОЗУ, то я вам это покажу, и расскажу, как я запустил и успешно прошил плату (ДА! Собрал проект и прошил).

    habr.com/ru/articles/1033766/

    #Vivado #Xilinx #FPGA #OrangePi #Orange_Pi_3 #QEMU

    #qemu #orange_pi_3 #orangepi #fpga #xilinx #vivado
  3. Habr @[email protected] ·

    Запуск Vivado 2019.1 на Orange Pi 3 LTS через QEMU

    Если вам интересно как выглядит работа Vivado на одноядерном ARM процессоре с частотой 1.8 ГГц, и 2 Гб ОЗУ, то я вам это покажу, и расскажу, как я запустил и успешно прошил плату (ДА! Собрал проект и прошил).

    habr.com/ru/articles/1033766/

    #Vivado #Xilinx #FPGA #OrangePi #Orange_Pi_3 #QEMU

    #qemu #orange_pi_3 #orangepi #fpga #xilinx #vivado
  4. Habr @[email protected] ·

    Запуск Vivado 2019.1 на Orange Pi 3 LTS через QEMU

    Если вам интересно как выглядит работа Vivado на одноядерном ARM процессоре с частотой 1.8 ГГц, и 2 Гб ОЗУ, то я вам это покажу, и расскажу, как я запустил и успешно прошил плату (ДА! Собрал проект и прошил).

    habr.com/ru/articles/1033766/

    #Vivado #Xilinx #FPGA #OrangePi #Orange_Pi_3 #QEMU

    #vivado #xilinx #fpga #orangepi #orange_pi_3 #qemu
  5. Markus Osterhoff @[email protected] ·

    #Vivado so: „Nene, vor Deinem Befehl musst Du erst noch `reset_run` ausführen.“

    Ich so: `reset_run`

    Vivado so: „Nene, `reset_run` gibt es gar nicht.“

    🙄

    #vivado
  6. manitu GmbH @[email protected] ·

    @sci_photos Also erstmal ½ Stunde was anderes arbeiten, während #Vivado rumrödelt …

    #vivado
  7. Markus Osterhoff @[email protected] ·

    * klickt "Generate Bitstream" …

    … dann jetzt also ½ Stunde was anderes arbeiten, während #Vivado rumrödelt …

    #vivado
  8. Craig Bishop @craigjb ·

    Huh, I haven't had Vivado reduce LUT usage after synthesis like this before—at least not drastically like this.

    This must be the opt_design stage after synthesis? Or does the placement stage really optimize LUT packing like that?

    It's my first timing using “Flow_AreaOptimized_high" and “ExploreArea”.

    #fpga #vivado
  9. The Oasis BBS @[email protected] ·

    MiniMig RTG Progress: AmiCube FPGA Roadmap Gets Clearer
    #AmiCube #MiniMig #FPGA #Amiga #RTG #Spartan7 #Vivado #RetroComputing #OpenSourceHardware #PiStorm
    theoasisbbs.com/minimig-rtg-pr

    #amicube #minimig #fpga #amiga #rtg #spartan7
  10. The Oasis BBS @[email protected] ·

    MiniMig RTG Progress: AmiCube FPGA Roadmap Gets Clearer
    #AmiCube #MiniMig #FPGA #Amiga #RTG #Spartan7 #Vivado #RetroComputing #OpenSourceHardware #PiStorm
    theoasisbbs.com/minimig-rtg-pr

    #amicube #minimig #fpga #amiga #rtg #spartan7
  11. The Oasis BBS @[email protected] ·

    MiniMig RTG Progress: AmiCube FPGA Roadmap Gets Clearer
    #AmiCube #MiniMig #FPGA #Amiga #RTG #Spartan7 #Vivado #RetroComputing #OpenSourceHardware #PiStorm
    theoasisbbs.com/minimig-rtg-pr

    #amicube #minimig #fpga #amiga #rtg #spartan7
  12. The Oasis BBS @[email protected] ·

    MiniMig RTG Progress: AmiCube FPGA Roadmap Gets Clearer
    #AmiCube #MiniMig #FPGA #Amiga #RTG #Spartan7 #Vivado #RetroComputing #OpenSourceHardware #PiStorm
    theoasisbbs.com/minimig-rtg-pr

    #pistorm #opensourcehardware #retrocomputing #vivado #spartan7 #rtg
  13. The Oasis BBS @theoasisbbs ·

    MiniMig RTG Progress: AmiCube FPGA Roadmap Gets Clearer

    theoasisbbs.com/minimig-rtg-pr

    #amicube #minimig #fpga #amiga #rtg #spartan7
  14. Habr @[email protected] ·

    Xilinx AXI DMA v7.1 (Simple Mode)

    Я заметил, что в сообществе FPGA многие задают вопросы, которые можно решить с помощью DMA. Сделал поиск по Хабру в поисках чистых статей о том, как запустить DMA и не нашел таких. Поэтому решил в этой статье собрать свои знания в кучу и показать, как пользуюсь DMA . Это будут чистые примеры, без лишней информации, также будут сравнительные тесты разного характера.

    habr.com/ru/articles/974008/

    #FPGA #MicroBlaze #Vivado #DMA

    #fpga #microblaze #vivado #dma
  15. Habr @[email protected] ·

    Новое поколение ПЛИС это не только про повышение частоты…

    Прослеживается тенденция, что сложность CLB повышается, сами примитивы становятся хитрее. От сюда вытекает вопрос, а на сколько эффективными становятся ячейки, и сколько ресурсов ПЛИС они экономят в сравнении с предыдущими поколениями?

    habr.com/ru/articles/971560/

    #ise #vivado #xilinx #fpga #ПЛИС

    #ise #vivado #xilinx #fpga #плис
  16. Habr @[email protected] ·

    Процессорный модуль Corgi SoM v1 на базе Xilinx Zynq-7000

    Коллеги, приветствую, обзорная статья работы с Corgi SoM v1 на базе AMD (Xilinx) Zynq-7000. Статья охватывает работу модуля с Vivado IDE, Vitis IDE, подготовку базового образа, работу с Embedded Linux (u-boot, device tree, linux kernel, rootfs). Подготовку образа для SPI NOR памяти, SPI NAND памяти и сопутствующие моменты необходимые для старта работы с данным модулем. Дополнительно статья будет полезно для linux embedded разработчиков, которые делать будут bring-up плат на базе AMD(Xilinx) zynq платформ.

    habr.com/ru/articles/948280/

    #xilinx_zynq #embedded_linux #vivado #uboot #device_tree #fpga #linux_kernel

    #xilinx_zynq #embedded_linux #vivado #uboot #device_tree #fpga
  17. Habr @[email protected] ·

    Процессорный модуль Corgi SoM v1 на базе Xilinx Zynq-7000

    Коллеги, приветствую, обзорная статья работы с Corgi SoM v1 на базе AMD (Xilinx) Zynq-7000. Статья охватывает работу модуля с Vivado IDE, Vitis IDE, подготовку базового образа, работу с Embedded Linux (u-boot, device tree, linux kernel, rootfs). Подготовку образа для SPI NOR памяти, SPI NAND памяти и сопутствующие моменты необходимые для старта работы с данным модулем. Дополнительно статья будет полезно для linux embedded разработчиков, которые делать будут bring-up плат на базе AMD(Xilinx) zynq платформ.

    habr.com/ru/articles/948280/

    #xilinx_zynq #embedded_linux #vivado #uboot #device_tree #fpga #linux_kernel

    #xilinx_zynq #embedded_linux #vivado #uboot #device_tree #fpga
  18. Habr @[email protected] ·

    Процессорный модуль Corgi SoM v1 на базе Xilinx Zynq-7000

    Коллеги, приветствую, обзорная статья работы с Corgi SoM v1 на базе AMD (Xilinx) Zynq-7000. Статья охватывает работу модуля с Vivado IDE, Vitis IDE, подготовку базового образа, работу с Embedded Linux (u-boot, device tree, linux kernel, rootfs). Подготовку образа для SPI NOR памяти, SPI NAND памяти и сопутствующие моменты необходимые для старта работы с данным модулем. Дополнительно статья будет полезно для linux embedded разработчиков, которые делать будут bring-up плат на базе AMD(Xilinx) zynq платформ.

    habr.com/ru/articles/948280/

    #xilinx_zynq #embedded_linux #vivado #uboot #device_tree #fpga #linux_kernel

    #linux_kernel #fpga #device_tree #uboot #vivado #embedded_linux
  19. Paula Maddox @[email protected] ·

    Potentially daft question on #FPGA and #VIVADO
    I'm trying to see the address that I'm writing to on the LEDs, but I don't.. I *do* see the data though, regardless of what address I write to (provided it is in the range assigned to the BRAM controller).
    Do I need some kind of latch to be able to latch the address?
    Maybe with the bram_we_a lines?

    #fpga #vivado
  20. 🇺🇦🇪🇺 cweickhmann @[email protected] ·

    There are few more horrid things in my job than flashing Firmware on QSPI memory with #Vivado. #fpga

    #vivado #fpga
  21. poleguy looking for lost tools @[email protected] ·

    #FPGA dorks. I'm running into an issue where #vivado says: multiple drivers on MMCM pins when I use a known good block (LVDS deserializer from appnote xapp523) in the vivado block diagram for a 7 series #xilinx #zynq part (snickerdoodle black). I get the error even if I pin out directly to top level pins. I hate using the gui because it hides too much magic. Has anyone hit this madness before?

    I'm trying to deserialize a 1.024 Mbps 8b10b lvds to get it on the linux side for storage on disk.

    #fpga #vivado #xilinx #zynq
  22. poleguy looking for lost tools @[email protected] ·

    #FPGA dorks. I'm running into an issue where #vivado says: multiple drivers on MMCM pins when I use a known good block (LVDS deserializer from appnote xapp523) in the vivado block diagram for a 7 series #xilinx #zynq part (snickerdoodle black). I get the error even if I pin out directly to top level pins. I hate using the gui because it hides too much magic. Has anyone hit this madness before?

    I'm trying to deserialize a 1.024 Mbps 8b10b lvds to get it on the linux side for storage on disk.

    #fpga #vivado #xilinx #zynq
  23. poleguy looking for lost tools @[email protected] ·

    #FPGA dorks. I'm running into an issue where #vivado says: multiple drivers on MMCM pins when I use a known good block (LVDS deserializer from appnote xapp523) in the vivado block diagram for a 7 series #xilinx #zynq part (snickerdoodle black). I get the error even if I pin out directly to top level pins. I hate using the gui because it hides too much magic. Has anyone hit this madness before?

    I'm trying to deserialize a 1.024 Mbps 8b10b lvds to get it on the linux side for storage on disk.

    #fpga #vivado #xilinx #zynq
  24. poleguy looking for lost tools @[email protected] ·

    #FPGA dorks. I'm running into an issue where #vivado says: multiple drivers on MMCM pins when I use a known good block (LVDS deserializer from appnote xapp523) in the vivado block diagram for a 7 series #xilinx #zynq part (snickerdoodle black). I get the error even if I pin out directly to top level pins. I hate using the gui because it hides too much magic. Has anyone hit this madness before?

    I'm trying to deserialize a 1.024 Mbps 8b10b lvds to get it on the linux side for storage on disk.

    #zynq #xilinx #vivado #fpga
  25. poleguy looking for lost tools @[email protected] ·

    #FPGA dorks. I'm running into an issue where #vivado says: multiple drivers on MMCM pins when I use a known good block (LVDS deserializer from appnote xapp523) in the vivado block diagram for a 7 series #xilinx #zynq part (snickerdoodle black). I get the error even if I pin out directly to top level pins. I hate using the gui because it hides too much magic. Has anyone hit this madness before?

    I'm trying to deserialize a 1.024 Mbps 8b10b lvds to get it on the linux side for storage on disk.

    #fpga #vivado #xilinx #zynq
  26. Habr @[email protected] ·

    Затолкаем братцы!!! UART Lite через PCIe прямиком в Linux: драйвер за вечер (почти)

    Что если можно было бы подключить своё AXI-устройство на FPGA к Linux через PCIe за вечер? В этой статье рассказываю, как написать драйвер для UARTLite через XDMA, собрать свою TTY и начать работать с GPS прямо из терминала! Залетай, что смотришь....

    habr.com/ru/articles/900644/

    #fpga #linux #linux_kernel #uart #pcie #tty #axi #vivado #embedded #driver

    #fpga #linux #linux_kernel #uart #pcie #tty
  27. PipelineC @pipelinec ·

    Not having based live debug for the was a little annoying

    so I am hoping to revive the small pipelinec project that was sorta a build your own chipscope attempt 🤙 and demo that on the pico ice

    #amd #xilinx #vivado #chipscope #hardware #picoice
  28. Mike P @[email protected] ·

    @PypeBros #Vivado does this. You can zoom in on an image of the device and see exactly which signals have been placed where, which bits of logic are in which LUTs etc.

    #vivado
  29. The FPGA Hero @fpgahero ·

    Vivado 2024.2 was released a few days ago. 🚀 Are you ready for new bugs? 😁

    #vivado #xilinx
  30. Dustin @[email protected] ·

    I am currently writing a Python script to generate a TCL file that can sourced by another TCL script and run inside Vivado to modify a netlist.

    What am I doing….

    #FPGA
    #Vivado
    #Python
    #TCL

    #fpga #vivado #python #tcl
  31. Brian Swetland @[email protected] ·

    On the positive side, the files reported unreadable were all various things under /work/xilinx/Vivado/2019.2/...

    So, if I'm lucky I haven't lost anything important and Vivado has finally proved itself useful... as a 25GB ablative shield for the rest of my project data on that volume...

    #backups #vivado #surprise

    #backups #vivado #surprise
  32. Habr @[email protected] ·

    Linux From Scratch на Zynq UltraScale+ MPSoC

    В данной статье я постараюсь описать процесс создания кастомного образа Linux на Zynq UltraScale+ MPSoCс. Каждый необходимый компонент будет собран отдельно с использованием соответствующих утилит. Статья разбита на разделы, которые шаг за шагом знакомят вас с процессом сборки и запуска системы на данной платформе.

    habr.com/ru/articles/805171/

    #zynq #zynqmp #linux #vivado #vitis

    #vitis #vivado #linux #zynqmp #zynq
  33. Habr @[email protected] ·

    Linux From Scratch на Zynq UltraScale+ MPSoC

    В данной статье я постараюсь описать процесс создания кастомного образа Linux на Zynq UltraScale+ MPSoCс. Каждый необходимый компонент будет собран отдельно с использованием соответствующих утилит. Статья разбита на разделы, которые шаг за шагом знакомят вас с процессом сборки и запуска системы на данной платформе.

    habr.com/ru/articles/805171/

    #zynq #zynqmp #linux #vivado #vitis

    #vitis #vivado #linux #zynqmp #zynq
  34. Habr @[email protected] ·

    Linux From Scratch на Zynq UltraScale+ MPSoC

    В данной статье я постараюсь описать процесс создания кастомного образа Linux на Zynq UltraScale+ MPSoCс. Каждый необходимый компонент будет собран отдельно с использованием соответствующих утилит. Статья разбита на разделы, которые шаг за шагом знакомят вас с процессом сборки и запуска системы на данной платформе.

    habr.com/ru/articles/805171/

    #zynq #zynqmp #linux #vivado #vitis

    #vitis #vivado #linux #zynqmp #zynq
  35. 🇺🇦🇪🇺 cweickhmann @[email protected] ·

    Wow, newer #Vivado version just grab focus whenever they want. Why do you hate your users/devs, Xilinx? -.-

    #vivado
  36. 🇺🇦🇪🇺 cweickhmann @[email protected] ·

    Searching for #Vivado related issues on #Google, I found that #Reddit and #Xilinx Forum threads are on par in terms of not-helping-out-ness.

    #vivado #google #reddit #xilinx
  37. Hans @hansfbaier ·

    Wrote up a bunch of automation scripts to set up a AMS instance and automated build of cores. Due to the genius of @enjoy_digital tech, all working cores were built for a different FPGA (K325T 3x MiSTer) in a day (5h build time, $5 AWS).

    youtu.be/hXLaA0ITzy8

    #vivado #litex
  38. Dustin @[email protected] ·

    It is currently not possible to import a Block Design into a Non-Project flow in Vivado. Block Designs are the foundational construct of IP Integrator-based designs.

    The Block Design configuration can be exported as a TCL script which can then be sourced in a build script for Project Scripted flow, making the repository storage overhead very low.

    #FPGA
    #AMD
    #Vivado

    #fpga #amd #vivado
  39. Markus Osterhoff @[email protected] ·

    So. Geht. Das.

    #vivado #pynqz1 #flash #qspi

    #qspi #flash #pynqz1 #vivado
  40. poleguy looking for lost tools @[email protected] ·

    @WillFlux This is sometimes helpful. In the #Xilinx tools I tend to bump the version number and rebuild if it misses timing by a small amount. Promising #reproducibility in these tools is hard. In #Vivado it's only "guaranteed" if you turn off all of the parallel processing. And even then I think you really need to run it on the same hardware. And even then I wouldn't be confident, because I don't think anyone at Xilinx tests for reproducibility. A 'fix' might pre-process to remove all comments.

    #xilinx #reproducibility #vivado
  41. poleguy looking for lost tools @[email protected] ·

    @remi Yeah my whole group gave up on mathworks (and Microsoft). We do everything in python now with boost c++ for some bits (on linux). No more dealing with license servers is great. We stimulate on a cluster of machines now and never worry about running out of licenses. It's great. Now when we can get rid of #modelsim we will be ~100% #foss tool chain. #ghdl and or #cvc with #cocotb is close but not quite. Xilinx #vivado encrypted ip cores are a problem that can only be avoided by saying no...

    #modelsim #foss #ghdl #cvc #cocotb #vivado