home.social

#tinytapeout — Public Fediverse posts

Live and recent posts from across the Fediverse tagged #tinytapeout, aggregated by home.social.

  1. A Tiny FABulous FPGA on Tiny Tapeout? It's more likely than you think!

    Yesterday the TTIHP26a shuttle (app.tinytapeout.com/shuttles/t) from has closed. In it, hundreds of incredible projects.
    You can view the full shuttle and its designs here: app.tinytapeout.com/projects/3

    I had the opportunity to submit an FPGA, which I created using my FABulous LibreLane plugin. For this fabric, I developed a "tiny" tile library that better fits the constraints of Tiny Tapeout.

  2. Образовательные технологии опробованные в России — работают и в США

    Провели мероприятие в Калифорнийском политехническом государственном университете в Сан-Луис-Обиспо. Докладчиками были: ваш покорный слуга Юрий Панчул, два американских инженера проектирующие чип по ускорению ИИ, и китайский студент из Университета Калифорнии в Санта-Барбаре. Идея мероприятия возникла, когда я встретился с выпускником Cal Poly Стенли на конференции самоделкиных OpenSause, и он поведал мне то, что я уже знал из собеседований американских студентов: они изучают в вузе карты Карно, доходят до конечного автомата светофора, отдельно постигают классический 5-стадийный конвейер MIPS (ныне RISC-V), а потом идут на собеседование на работу, и - хоба! - выясняется что их карты Карно никого в индустрии не интересуют, а вопросы идут про сопряжение конвейера обработки данных (не процессорного!) и FIFO, чего они не проходили. Привожу ниже мой отчет на английском.

    habr.com/ru/articles/961364/

    #SystemVerilog #Gowin #Xilinx #Altera #ASIC #FPGA #TinyTapeout #Cal_Poly #Verilog #vlsi

  3. "Tiny Tapeout is an educational project that makes it easier and cheaper than ever to get your designs manufactured on a real chip!"

    tinytapeout.com

    #opensource #asic #vlsi #chip #tinytapeout

  4. Thinking out: maximizing the bandwidth on the #tinytapeout 24 (8I + 8O + 8B) pins (I’m excluding clock & reset). In particular, how well would a #GasP-style one-pin handshake: one side pulls the pin down to signal ready, the other pulls it up to signal valid. GasP depends on the charge on the line, but if we can dynamically set the pull-up/down faster than the signals toggle, then we might not need that.

  5. @matthewvenn "Efabless want all the submissions to run a top level timing check" So does this mean that anything that's not synchronous logic is out? Clearly async or domino say will not pass any of the timing tool they have. That's a pretty unfortunate restriction. #tinytapeout #asic #skywater #asynclogic #dominologic #digitaldesign #efabless