Search

11 results for “yosyshq”

1. 

   YosysHQ @yosyshq · 2025-09-18 · 15:29 UTC

   We are #hiring! Both tech and admin positions available!

   https://www.yosyshq.com/jobs

   #hire #fedihire

   #hiring #hire #fedihire
2. 

   Flux @[email protected] · 2026-05-09 · 11:42 UTC

   Have you upgraded your @yosyshq yosys recently? #FPGA

   0.49 (Jan 2025): TRELLIS_COMB: 4357
   0.64 (May 2026): TRELLIS_COMB: 3682

   15% LUT saving with no change in my Verilog design. 👏

   #fpga
3. 

   Flux @[email protected] · 2026-05-09 · 11:42 UTC

   Have you upgraded your @yosyshq yosys recently? #FPGA

   0.49 (Jan 2025): TRELLIS_COMB: 4357
   0.64 (May 2026): TRELLIS_COMB: 3682

   15% LUT saving with no change in my Verilog design. 👏

   #fpga
4. 

   Flux @[email protected] · 2026-05-09 · 11:42 UTC

   Have you upgraded your @yosyshq yosys recently? #FPGA

   0.49 (Jan 2025): TRELLIS_COMB: 4357
   0.64 (May 2026): TRELLIS_COMB: 3682

   15% LUT saving with no change in my Verilog design. 👏

   #fpga
5. 

   Flux @[email protected] · 2026-05-09 · 11:42 UTC

   Have you upgraded your @yosyshq yosys recently? #FPGA

   0.49 (Jan 2025): TRELLIS_COMB: 4357
   0.64 (May 2026): TRELLIS_COMB: 3682

   15% LUT saving with no change in my Verilog design. 👏

   #fpga
6. 

   Flux @[email protected] · 2026-05-09 · 11:42 UTC

   Have you upgraded your @yosyshq yosys recently? #FPGA

   0.49 (Jan 2025): TRELLIS_COMB: 4357
   0.64 (May 2026): TRELLIS_COMB: 3682

   15% LUT saving with no change in my Verilog design. 👏

   #fpga
7. 

   plaes @[email protected] · 2025-10-07 · 19:35 UTC

   One step closer to UNIX v1 using open source toolchain: https://github.com/YosysHQ/yosys/pull/5411

   #pipdp11 #yosys #gowin #fpga #retrocomputing

   #pipdp11 #yosys #gowin #fpga #retrocomputing
8. 

   Olimex @[email protected] · 2026-05-01 · 08:31 UTC

   Cologne Chip continues to push the FPGA ecosystem forward with support for free and open-source toolchain. By releasing a fully open-source toolchain, YosysHQ establish Cologne Chip as a leading supporter of transparent FPGA development. https://colognechip.com/programmable-logic/gatemate/toolchain/ #FPGA #OpenSource #GateMate #EDA

   EDIT: as per @infosecdj note CologneChip did not release the toolchain. It is run by @yosyshq

   #fpga #opensource #gatemate #eda
9. 

   Flux @[email protected] · 2025-01-31 · 09:41 UTC

   Fearlessly generate your own clocks with Lattice ECP5 #FPGAs and Yosys. Includes worked examples for #ULX3S and easy to adapt to any dev board. Happy #FPGAFriday! @yosyshq https://projectf.io/posts/ecp5-fpga-clock/

   #fpgas #ulx3s #fpgafriday
10. 

    Habr @[email protected] · 2026-04-24 · 13:22 UTC

    Сравнительный анализ RISC-V микропроцессоров picorv32 и scr1 при использовании в FPGA

    Разработчики FPGA часто сталкиваются с необходимостью внедрения в свой проект софт процессора. Когда-то давно мы могли использовать проприетарные Altera NIOS или Xilinx MicroBlase. Но время идет. В последние годы наблюдается устойчивый тренд перехода производителей ПЛИС в сторону поддержки архитектуры RISC-V. RISC-V это открытая, расширяемая и бесплатная архитектура набора команд (ISA), которая не требует лицензионных отчислений. Оба FPGA вендора Altera и Xilinx уже довольно давно предлагают и активно разрабатывают поддержку RISC-V в своих новых продуктах, теперь это уже софт процессоры NIOS V и MicroBlase V. Однако, зачем использовать всё ещё проприетарные ядра, если можно использовать Open Source? В этой статье я сравниваю два Open Source RISC-V микропроцессора: 1) picorv32 от компании YoSys ( https://github.com/YosysHQ/picorv32 ) и 2) scr1 от Syntacore ( https://github.com/syntacore/scr1 ) Что буду сравнивать? Производительность софт ядер и занимаемые ресурсы в FPGA. Как правильно сравнить? Использовать единую тестовую программу написанную на языке C, например Dhrystone, и скомпилированную в бинарный файл, или HEX файл и запускаемую в двух архитектурно одинаковых SOC, но с разными ядрами RISC-V.

    https://habr.com/ru/articles/1027538/

    #fpga #fpga+soc #Altera #PicoRV32 #YoSys_HQ #SCR1 #syntacore

    #syntacore #scr1 #yosys_hq #picorv32 #altera #fpga
11. 

    Tommy Þ @[email protected] · 2023-08-19 · 03:35 UTC

    AHHHH! I finally got a ring oscillator working on #ECP5 with the #Yosys / #Nextpnr tool chain (I’m not complaining, I’m happy they exist and I’m doing something unorthodox)

    You have to instantiate the inverters as LUTs directly *AND* you have to build the latest tools yourself (I had two different binaries segfault on the design).

    https://github.com/YosysHQ/nextpnr/issues/1194#issuecomment-1684724413
    #verilog #fpga #ncl #asynclogic

    #ecp5 #yosys #nextpnr #verilog #fpga #ncl